低所述第二金屬半導體化合物層與第二凸起應力層之間的功函數差，進而降低第二金屬半導體化合物層與第二凸起應力層之間的肖特基勢壘，從而降低第二金屬半導體化合物層與第二凸起應力層之間的接觸電阻。
【附圖說明】
[0029]圖1至圖12是本發明的實施例的半導體結構的形成過程的結構示意圖。
【具體實施方式】
[0030]如【背景技術】中所述，現有技術形成的晶體管的接觸電阻需要進一步降低，由于晶體管的源極、漏極與金屬硅化物層之間的接觸電阻占晶體管的接觸電阻的主要部分，所以，可以通過進一步降低源漏極與金屬硅化物層之間的接觸電阻來降低晶體管的接觸電阻。
[0031]研究發現，源極、漏極與金屬硅化物層之間的接觸電阻，主要由源極、漏極與金屬硅化物層的肖特基勢壘決定，可以通過降低金屬硅化物層與源極、漏極之間的肖特基勢壘，來降低金屬硅化物層與源漏極之間的接觸電阻。
[0032]本發明的實施例中，在NMOS晶體管和PMOS晶體管的源極和漏極表面形成金屬半導體化合物層之前，在PMOS晶體管的源極、漏極內摻雜第一摻雜離子，在在NMOS晶體管的源極、漏極內摻雜第二摻雜離子，再在所述NMOS晶體管和PMOS晶體管的源極和漏極表面形成金屬半導體化合物層，通過所述第一摻雜離子，降低第一金屬半導體化合物層與PMOS晶體管的源極和漏極之間的肖特基勢壘；通過第二摻雜離子，降低第二金屬半導體化合物層與NMOS晶體管的源極和漏極之間的肖特基勢壘，從而降低PMOS晶體管和NMOS晶體管的接觸電阻。
[0033]為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。
[0034]請參考圖1，提供半導體襯底100。
[0035]所述半導體襯底100的材料包括硅、鍺、鍺化硅、砷化鎵等半導體材料，所述半導體襯底100可以是體材料，也可以是復合結構如絕緣體上硅。本領域的技術人員可以根據半導體襯底100上形成的半導體器件選擇所述半導體襯底100的類型，因此所述半導體襯底100的類型不應限制本發明的保護范圍。本實施例中，所述半導體襯底100為單晶硅襯
。
[0036]本實施例中，所述半導體襯底100包括第一區域I和第二區域II，所述半導體襯底100內還形成有位于所述第一區域I和第二區域II之間的淺溝槽隔離結構101，所述第一區域I和第二區域II之間通過淺溝槽隔離結構101隔離。后續分別在第一區域I和第二區域II上各形成一個晶體管。在本發明的其他實施例中，所述半導體襯底100也可以包括一個或多個區域。
[0037]本實施例中，后續在所述第一區域I上形成P型場效應晶體管，在第二區域II上形成N型場效應晶體管。
[0038]請參考圖2，形成覆蓋部分第一區域I的第一柵極結構110和覆蓋部分第二區域II的第二柵極結構120。
[0039]本實施例中，所述第一柵極結構110包括位于半導體襯底100表面的第一柵介質層111、位于所述第一柵介質層111表面的第一柵極112 ;所述第二柵極結構120包括位于半導體襯底100表面的第二柵介質層121、位于所述第二柵介質層121表面的第二柵極122。所述第一柵極112和第二柵極122的材料相同，可以是多晶硅，也可以是鋁、鎢、鈦、氮化鈦、鉭或碳化鉭等柵極金屬材料，所述第一柵介質層111和第二柵介質層121的材料可以是氧化硅，也可以是氧化鉿、氧化鋯、氧化鋁、硅氧化鉿或硅氧化鋯等高K介質材料。所述第一柵極結構110作為第一區域I上待形成的晶體管的柵極結構，所述第二柵極結構120作為第二區域II上待形成的晶體管的柵極結構。本實施例中，所述第一柵介質層111和第二柵介質層121的材料為氧化硅，所述第一柵極112和第二柵極122的材料為多晶硅。
[0040]本發明的其他實施例中，所述第一柵極結構110和第二柵極結構120為偽柵結構。所述第一區域I上形成的第一柵極結構110包括位于半導體襯底100表面的第一偽柵介質層111和位于所述第一偽柵介質層111表面的第一偽柵極112，所述第二區域II上形成的第二柵極結構120包括位于半導體襯底100表面的第二偽柵介質層121和位于所述第二偽柵介質層121表面的第二偽柵極122。所述第一偽柵介質層111和第二偽柵介質層121的材料為氧化硅，所述第一偽柵極112和第二偽柵極122的材料為多晶硅，后續采用后柵工藝，形成金屬柵極結構以取代所述第一柵極結構110和第二柵極結構120。
[0041]在本發明的其他實施例中，本實施例中，以在第一區域I和第二區域II上分別形成一個晶體管為示例，所以，第一區域I上僅形成一個第一柵極結構110，第二區域II上僅形成一個第二柵極結構120。在本發明的其他實施例中，可以在第一區域I上形成一個以上的第一柵極結構，在第二區域II上形成一個以上的第二柵極結構。所述第一區域I和第二區域II與半導體襯底100上的其他有源區(圖中未示出)之間也通過淺溝槽隔離結構隔離。
[0042]形成所述第一柵極結構110和第二柵極結構120的方法包括:在所述半導體襯底100和淺溝槽隔離結構101表面依次形成柵介質材料層和位于所述柵介質材料層表面的柵極材料層；刻蝕所述柵極材料層和柵介質材料層，形成位于第一區域I的第一柵極結構110和第二區域II上的第二柵極結構120。
[0043]在本發明的其他實施例中，也可以在形成所述第一柵極結構110和第二柵極結構120之后，對所述半導體襯底100、第一柵極結構110和第二柵極結構120表面進行氧化處理，形成修復層，用于修復所述第一柵極結構110、第二柵極結構120和半導體襯底100表面的損傷。
[0044]在本發明的其他實施例中，也可以在形成所述第一柵極結構110和第二柵極結構120之后，在所述第一柵極結構110和第二柵極結構120側壁表面形成側墻，以在后續工藝步驟中保護所述第一柵極結構110和第二柵極結構120。
[0045]請參考圖3，對所述第一柵極結構110兩側的第一區域I進行第一輕摻雜離子注入，形成第一輕摻雜區201 ;對所述第二柵極結構120兩側的第二區域II進行第二輕摻雜離子注入，形成第二輕摻雜區202。
[0046]本實施例中，所述第一區域I上待形成的為P型場效應晶體管，所述第一輕摻雜離子注入的摻雜離子為P型摻雜離子，例如B、In等；所述第二區域II上待形成的為N型場效應晶體管，所述第一輕摻雜離子注入的摻雜離子為N型摻雜離子，例如As或P等。
[0047]在本發明的其他實施例中，也可以在進行所述第一輕摻雜離子注入和第二輕摻雜離子注入之后，對所述第一柵極結構110兩側的第一區域I進行第一口袋離子注入，對所述第二柵極結構120兩側的第二區域II進行第二口袋離子注入，所述第一口袋離子注入與第二口袋離子注入的注入深度大于第一輕摻雜離子注入和第二輕摻雜離子注入的注入深度，并且所述第一口袋離子注入的摻雜離子類型與第一輕摻雜離子注入的類型相反，所述第二口袋離子注入的摻雜離子類型與第二輕摻雜離子注入的類型相反，使得所述第一輕摻雜區201和第二輕摻雜區202在靠近柵極結構下方的耗盡區變窄，可以緩解形成的晶體管的短溝道效應。在進行所述第一輕摻雜離子注入、第二輕摻雜離子注入、第一口袋離子注入、第二口袋離子注入之后，可以進行退火，激活注入離子。
[0048]在本發明的其他實施例中，也可以在后續制程中的退火工藝中一起激活上述注入離子，以節約熱預算。
[0049]請參考圖4，在第一柵極結構110兩側的第一區域I內形成第一凹槽401。
[0050]形成覆蓋第二區域II和第一柵極結構110的第一掩膜層301 ;然后以所述第一掩膜層301為掩膜，刻蝕第一柵極結構110兩側的第一區域I，形成所述第一凹槽401。
[0051]本實施例中，所述半導體襯底100的晶面為(100)，所述凹槽401的側壁剖面形狀為Σ形。所述凹槽401的形成工藝包括:先采用干法刻蝕工藝在第一柵極結構110兩側的半導體襯底100的第一區域I內形成U形的開口 ；然后采用濕法刻蝕工藝沿所述開口進行刻蝕，例如采用TMAH (四甲基氫氧化銨)溶液或NaOH溶液進行濕法刻蝕，由于TMAH溶液沿(100)和(110)晶面的刻蝕速度大于沿(111)晶面的刻蝕速度，所以可以形成側壁為Σ形的第一凹槽