F所示。
[0070]其中,形成接觸孔111的工藝為本領域技術人員所公知,在此不再加以贅述。
[0071]至此,完成了根據本發明示例性實施例的方法實施的工藝步驟,接下來,可以通過后續工藝完成整個半導體器件的制作,包括:在接觸孔111內填充金屬(通常為鎢)的步驟、形成多個互連金屬層的步驟、形成金屬焊盤的步驟等,在此不再贅述。
[0072]本實施例的半導體器件的制造方法,通過形成位于輕摻雜源/漏區103內的第一位錯104、位于源極1061與漏極1062內的第二位錯以及位于源極1061和漏極1062上方且高于半導體襯底100的抬升的應力層108,可以對NMOS器件的溝道施加張應力,提高半導體器件的性能。并且,形成應力層108的工藝相對于現有技術更加合理,不僅可以避免對源極和漏極以及第一位錯和第二位錯造成破壞,而且可以提高單位時間內的半導體器件的產量。
[0073]圖2示出了本發明實施例提出的一種半導體器件的制造方法的一種示意性流程圖,用于簡要示出該制造方法的典型流程。具體包括:
[0074]步驟SlOl:提供半導體襯底,在所述半導體襯底上形成偽柵極結構和位于所述偽柵極結構兩側的偏移側壁;
[0075]步驟S102:通過輕摻雜離子注入在所述半導體襯底內形成輕摻雜源/漏區;
[0076]步驟S103:在所述偏移側壁的兩側形成主側壁,通過重摻雜離子注入在所述半導體襯底內形成源極和漏極;
[0077]步驟S104:去除所述主側壁,形成位于所述源極和所述漏極上方且高于所述半導體襯底的抬升的應力層。
[0078]實施例二
[0079]下面,參照圖3來描述本發明實施例提出的半導體器件的結構。其中,圖3為本發明實施例的一種半導體器件的結構的示意性剖視圖。
[0080]如圖3所示,本發明實施例的半導體器件包括:半導體襯底100、位于半導體襯底100上的柵極結構110以及位于半導體襯底100內的源極1061和漏極1062,還包括位于源極1061和漏極1062上方且高于半導體襯底100的抬升的應力層108、位于輕摻雜源/漏區103內的第一位錯104以及位于所述源極和所述漏極內的第二位錯107。
[0081]其中,所述第一位錯104在所述半導體襯底100內的深度小于所述第二位錯107,并且,所述第一位錯104比所述第二位錯107更靠近器件的溝道區域,如圖3所示。
[0082]在本實施例中,應力層108以及第一位錯104和第二位錯107可以對溝道施加張應力,提高載流子的遷移率。
[0083]其中,所述應力層108 —般為碳娃層。進一步地,應力層108為磷或砷原位摻雜的碳硅層,以提高對溝道施加的張應力。
[0084]本實施例的半導體器件,還可以包括層間介電層109、接觸孔111以及偏移側壁102等組件,在此并不進行限定。
[0085]本實施例的半導體器件,可以為NMOS器件,也可以為包括NMOS器件的半導體器件。
[0086]本實施例的半導體器件,可以采用實施例一所述的方法制得,關于本實施例的半導體器件的具體結構,可以參照實施例一,此處不再贅述。
[0087]本實施例的半導體器件,包括位于輕摻雜源/漏區103內的第一位錯104、位于源極和漏極內的第二位錯107以及位于源極1061和漏極1062上方且高于半導體襯底100的抬升的應力層108,可以對NMOS器件的溝道施加張應力,提高半導體器件的性能。并且,形成應力層108的工藝不會對源極和漏極造成破壞。
[0088]本發明已經通過上述實施例進行了說明,但應當理解的是,上述實施例只是用于舉例和說明的目的,而非意在將本發明限制于所描述的實施例范圍內。此外本領域技術人員可以理解的是,本發明并不局限于上述實施例,根據本發明的教導還可以做出更多種的變型和修改,這些變型和修改均落在本發明所要求保護的范圍以內。本發明的保護范圍由附屬的權利要求書及其等效范圍所界定。
【主權項】
1.一種半導體器件的制造方法,其特征在于,所述方法包括: 步驟SlOl:提供半導體襯底,在所述半導體襯底上形成偽柵極結構和位于所述偽柵極結構兩側的偏移側壁; 步驟S102:通過輕摻雜離子注入在所述半導體襯底內形成輕摻雜源/漏區以及位于所述輕摻雜源/漏區內的第一位錯; 步驟S103:在所述偏移側壁的兩側形成主側壁,通過重摻雜離子注入在所述半導體襯底內形成源極和漏極以及位于所述源極和所述漏極內的第二位錯; 步驟S104:去除所述主側壁,形成位于所述源極和所述漏極上方且高于所述半導體襯底的抬升的應力層。
2.如權利要求1所述的半導體器件的制造方法,其特征在于,所述第一位錯在所述半導體襯底內的深度小于所述第二位錯,并且所述第一位錯比所述第二位錯更靠近器件的溝道區域。
3.如權利要求1所述的半導體器件的制造方法,其特征在于, 在所述步驟S102中,在進行輕摻雜離子注入的步驟之前還包括實施預非晶化注入的步驟;和/或,在進行輕摻雜離子注入的步驟之后還包括進行退火工藝的步驟。
4.如權利要求1所述的半導體器件的制造方法,其特征在于, 在所述步驟S103中,在進行重摻雜離子注入的步驟之前還包括實施預非晶化注入的步驟;和/或,在進行重摻雜離子注入的步驟之后還包括進行退火工藝的步驟。
5.如權利要求1所述的半導體器件的制造方法,其特征在于,所述應力層包括碳硅層。
6.如權利要求1所述的半導體器件的制造方法,其特征在于,所述應力層包括磷或砷原位摻雜的碳娃層。
7.如權利要求1所述的半導體器件的制造方法,其特征在于,在所述步驟S104中,形成所述應力層的步驟包括: 直接在所述半導體襯底上形成一層應力材料層; 通過刻蝕去除所述應力材料層位于所述源極和所述漏極所在區域之外的部分,以形成所述應力層。
8.如權利要求1至7任一項所述的半導體器件的制造方法,其特征在于,在所述步驟S104之后還包括如下步驟: 步驟S105:形成接觸孔刻蝕阻擋層和位于所述接觸孔刻蝕阻擋層之上的層間介電層; 步驟S106:去除所述偽柵極結構,并在所述偽柵極結構原來的位置形成金屬柵極結構; 步驟S107:形成位于所述源極和所述漏極上方的接觸孔。
9.一種半導體器件,其特征在于,包括:半導體襯底、位于所述半導體襯底上的柵極結構、位于所述半導體襯底內的輕摻雜源/漏區以及源極和漏極,還包括位于所述輕摻雜源/漏區內的第一位錯、位于所述源極與所述漏極內的第二位錯、以及位于所述源極與所述漏極上方且高于所述半導體襯底的抬升的應力層。
10.如權利要求9所述的半導體器件,其特征在于,所述第一位錯在所述半導體襯底內的深度小于所述第二位錯,并且所述第一位錯比所述第二位錯更靠近器件的溝道區域。
11.如權利要求9所述的半導體器件,其特征在于,所述應力層包括碳硅層。
12.如權利要求9所述的半導體器件,其特征在于,所述應力層包括磷或砷原位摻雜的碳娃層。
【專利摘要】本發明提供一種半導體器件及其制造方法,涉及半導體技術領域。本發明的半導體器件的制造方法,包括形成位于輕摻雜源/漏區內的第一位錯、位于源極與漏極內的第二位錯以及位于源極和漏極上方且高于半導體襯底的抬升的應力層的步驟,該第一位錯、第二位錯以及抬升的應力層可以對NMOS器件的溝道施加張應力,提高半導體器件的性能;并且,由于形成的應力層高于半導體襯底,不僅可以避免對源極和漏極造成破壞,而且可以提高單位時間內的產量。本發明的半導體器件,可以采用上述方法制得,具有更好的性能。
【IPC分類】H01L27-092, H01L29-06, H01L21-8238
【公開號】CN104835785
【申請號】CN201410045886
【發明人】李勇
【申請人】中芯國際集成電路制造(上海)有限公司
【公開日】2015年8月12日
【申請日】2014年2月8日