3N4-S12)。
[0048]可以通過用于硅晶片40的熱氧化或者通過沉積在主表面103處形成第一硬掩模層 31a。
[0049]可以通過分別在第一硬掩模層31a和第二硬掩模層31b上的沉積形成第二硬掩模層31b和第三硬掩模層31c。
[0050]根據一個實施例，選擇硬掩模層的材料，使得對于第一掩模層31a和/或可選的第三掩模層31c而言，第二掩模層31b是選擇性可蝕刻的。這使得能夠利用僅一種光技術(以形成臺面掩模7)形成臺面和臺面接觸。由此可以降低處理成本并且通常進一步減少工藝變化。
[0051]此后，使用臺面掩模7蝕刻硬掩模層31a、31b、31c。據此，第三半導體層3和晶片40分別暴露在主表面103。
[0052]如在圖2中圖示的那樣，第三半導體層3的暴露區域(第一區域)通常大致對應于臺面掩模7的開口分別到第三半導體層3和主表面103上的投影。
[0053]此外，通常執行蝕刻硬掩模層31a、31b、31c以形成硬掩模31，使得每個硬掩模部分31具有第一部分31a(在以下內容中還被稱為較低部分31a)和布置在較低部分31a上的第二部分31b。第一部分31a被布置在主表面103并且具有比第二部分31b的水平延伸p-w2大的水平延伸P-W1,其中P是待形成的單位單元的節距。
[0054]根據一個實施例，每個硬掩模部分31進一步具有布置在相應第二部分31b上并且還具有比第二部分31b的水平延伸p-w2小的水平延伸W1的第三部分31c。
[0055]在示例性實施例中，硬掩模部分31的第一部分31a和第三部分31c的水平延伸基本上匹配。
[0056]可以采用選擇性蝕刻來實現形成硬掩模31。例如，三個選擇性蝕刻可以用來構造ONO硬掩模層31:對氮化物有選擇性的第一緩沖氧化蝕刻(HF蝕刻)，接著是對氧化物有選擇性的氮化蝕刻(硝酸蝕刻)和隨后的對氮化物有選擇性的第二緩沖氧化蝕刻(HF蝕刻)。
[0057]由于選擇性蝕刻，因此在從上方觀察時第二部分31b大致在第一部分31a的中心。這便于隨后的臺面和臺面接觸的自調整形成。
[0058]通常，形成硬掩模31，使得硬掩模31在邊緣區域中的開口在主表面103處具有比有源器件區域中的主表面103處的其它開口 38的第一寬度W1大的第三寬度w3。
[0059]此后，硬掩模31被用于從主表面103向第一半導體層I中蝕刻深溝槽50、50a。據此，在主表面103處由相應硬掩模部分31覆蓋的臺面區域20被形成在毗鄰的深溝槽50、50a之間。
[0060]圖3圖示了在例如通過熱氧化在深溝槽50、50a的側壁21和底壁22處進一步形成電介質區域33之后所得到的半導體結構100。進一步地，第一 pn結14和第二 pn結15的剩余部分在臺面20的側壁21之間延伸。
[0061]依賴于電壓等級，臺面20和深溝槽50、50a的豎直延伸hM分別可以在從約500nm到約5 μ m的范圍內，更典型地在從約500nm到約2 μ m的范圍內。
[0062]由此可以在限定有源器件區域110的臺面區域20中形成源極區域3和本體區域2。
[0063]通常，第一半導體層I的通常形成待制造的半導體器件中的共同漂移區域的上部延伸到臺面區域20中。
[0064]在由較寬的深溝槽50a限定的外圍區域120中，半導體本體40僅延伸到布置在后表面102與主表面103之間的第一表面101。
[0065]外圍區域120可以圍繞有源區域110，并且可以具有在從約30 μ m至約50 μ m、至約100 μ m、或者甚至至約200 μ m的范圍內的水平延伸。
[0066]此后可以在深溝槽50、50a中且在電介質區域33上形成柵極電極12、12a。這通常包括沉積諸如摻雜的多晶硅之類的導電材料和局部背蝕刻。在圖4中圖示所得到的半導體結構100。
[0067]相比有源區域110中的柵極電極12，外圍區域120中的柵極電極12a可以被不同地成形。在阻塞模式期間，柵極電極12a還可以充當場電極。
[0068]由于外圍區域120中降低的上表面101，因此可以不要求另外的邊緣端接結構。據此，制造可被簡化，并且從而降低成本。
[0069]此后，可以沉積諸如TEOS (正硅酸乙酯)之類的對第二掩模層3Ib (第二部分31b，Si3N4)的材料而言選擇性可蝕刻的電介質材料9，并且可以執行在硬掩模31的第二部分31b處停止的CMP處理。在圖5中圖示所得到的具有完全填充的深溝槽50、50a和硬掩模開口的半導體結構100。可選地，在沉積電介質材料9之前，可以典型地通過熱氧化在柵極電極12、12a上形成氧化物層34。
[0070]此后，蝕刻剩余的硬掩模31，以使半導體臺面20在主表面103處凹進。這通常包括通過選擇性蝕刻和各向異性蝕刻第一掩模層31來移除第二部分31b。
[0071]此后，可以從主表面103向(或進入)半導體臺面20蝕刻淺溝槽51。所得到的半導體結構100圖示在圖6中。淺溝槽51通常形成接觸溝槽并且可以延伸通過第二 pn結15。通常，淺溝槽51并不延伸到第一 pn結14。
[0072]此后，可以在淺溝槽51中形成導電區域或插塞10a。這可以包括在淺溝槽51的側壁和/或底壁處形成硅化物、沉積諸如多晶硅或金屬之類的導電材料和可選的平面化處理。通常，插塞1a與在主表面103上的第一共同金屬化結構10 (例如源極金屬化結構)接觸。
[0073]此外，可以在主表面103上形成與柵極電極12、12a接觸并且與第一共同金屬化結構10絕緣的柵極金屬化結構(未示出)。
[0074]此后，可以在后側102上形成第二共同金屬化結構(后側金屬化結構，漏極金屬化結構)11。
[0075]此后，通過沿豎直線鋸切，可以使形成在晶片40中的若干器件100分離。在圖7中圖示所得到的三端豎直半導體器件100，并且端子豎直半導體器件100可以作為MOSFET進行操作。
[0076]在示例性實施例中，在所制造的半導體器件100中保留硬掩模31的部分31a。
[0077]根據一個實施例，所制造的豎直半導體器件100包括具有后側102并且在外圍區域120中且在豎直方向上從后側102延伸到第一表面101的半導體本體40。在有源區域110中，半導體本體40包括在豎直方向上從第一表面101延伸到主表面103的多個間隔開的半導體臺面20。在豎直截面中，外圍區域120延伸在有源區域110與邊緣41之間，邊緣41延伸在后側102與第一表面101之間。在豎直截面中，每個半導體臺面20具有第一側壁21、第二側壁21、延伸在第一側壁21與第二側壁21之間的第一 pn結14、布置在第一 pn結14上方并且延伸在第一側壁21與第二側壁21之間的第二 pn結15、以及與半導體臺面20歐姆接觸并且從主表面103延伸到半導體臺面20中的導電區域10a。在毗鄰的臺面區域20之間，布置有與半導體本體40絕緣并且在豎直方向上跨毗鄰臺面區域20的第一 pn結14和第二 pn結15延伸的相應柵極電極12。后側金屬化結構11布置在后側102上。
[0078]通常，半導體器件100進一步包括柵極電極12a，其與最外面的半導體臺面20絕緣且毗鄰并且延伸到外圍區域120中。
[0079]由于制造，因此在從上面觀察時導電區域1a相對于半導體臺面20大致被置于中心。
[0080]關于圖8A至圖8D，在通過半導體本體40的相應豎直截面中圖示了用于形成豎直半導體晶體管100’的方法的方法步驟。為了清楚起見，每個附圖僅圖示了通常并行制造在晶片級上的多個半導體晶體管100’之一。待制造的半導體晶體管100’類似于上面關于圖7說明的半導體器件100。
[0081]在第一步驟中，提供了晶片40，其具有主表面103、大致平行于主表面103的第一pn結14以及大致平行于主表面103并且布置在第一 pn結14與主表面103之間的第二 pn結15。
[0082]此后，例如通過熱氧化在主表面103處形成第一材料的第一硬掩模層31a。
[0083]此后，在第一硬掩模層31上形成與第一材料不同的第二材料的第二硬掩模層31b。
[0084]此后，在第二硬掩模層31b上形成具有開口的臺面掩模7，臺面掩模7限定半導體襯底40中的臺面區域20。
[0085]此后，使用臺面掩模7蝕刻第一硬掩模層31a和第二硬掩模層31b，以形成具有硬掩模部分31的硬掩模31,硬掩模部分31具有第一開口 38,從而暴露大致在第一區域中的主表面103處的半導體本體40。在圖8A中圖示所得到的半導體結構100’。
[0086]形成硬掩模31使得每個硬掩模部分31包括第二硬掩模層31b的一部分31b和第一硬掩模層31a的一部分，在水平方向上，第一硬掩模層31a的一部分具有比鄰接的第二硬掩模層31b的部分31b更大的延伸P-W1 (W2)W1)。
[0087]此后，使用硬掩模31從第一區域38至少向第一 pn結14蝕刻深溝槽50，以形成半導體臺面20。在圖8B中圖示所得到的半導體結構100’。
[0088]此后，填充深溝槽50和硬掩模31的第一開口 38。這通常被實現成與上面關于圖4和圖5說明的類似。在圖SC中圖示所得到的半導體結構100’。
[0089]此后，從與第二硬掩模層31b的部分31b在主表面103上的投影大致對應的第二區域39向半導體臺面20中蝕刻淺溝槽51。這通常被實現成與上面關于圖6說明的類似。在圖8D中圖示所得到的半導體結構100’。
[0090]通常，淺溝槽51比深溝槽50豎直較淺地延伸到晶片40中。
[0091]此后，可以執行類似于上面關于圖7說明的進一步的制造步驟，以形成場效應晶體管100，。
[0092]上面關于圖1至圖8D說明的方法還可以被描述為:提供包括第一導電類型的第一半導體