超級結的溝槽填充方法與流程

本發明涉及一種半導體集成電路制造工藝方法，特別是涉及一種超級結的溝槽填充方法。

背景技術：

超級結為由形成于半導體晶圓(wafer)中的交替排列的p型薄層和n型薄層組成，現有超級結的制造方法通常會采用到溝槽填充工藝方法，溝槽填充方法需要先在半導體晶圓如硅晶圓表面的外延層如n型摻雜外延層上刻蝕一定深度和寬度的溝槽，然后利用外延填充(epifilling)的方式在刻出的溝槽上填充p型摻雜的硅外延，并且要求填充區域具有完好的晶體結構，以便后續流程制作高性能的器件。

隨著工藝的發展，在超級結項目中，三代工藝在二代工藝的基礎上，深溝槽即超級結的溝槽的側面角度由原來的88.6度優化至完全垂直的90度，溝槽的關鍵尺寸如溝槽的寬度的面內變化范圍也明顯減小，器件性能因此得到顯著提升。但另一方面，溝槽形貌的優化將在很大程度上增加了epifilling的難度。

由于受負載效應(loadingeffect)及外延工藝腔(epichamber)結構的影響，wafer邊緣到ee5mm即邊緣內5毫米范圍內的溝槽填充速率快，中間位置較慢，從而導致邊緣位置溝槽填滿，而中間位置仍存在較深“v”型口，面內均一性不好。溝槽形貌優化后，該問題表現得更加明顯，邊緣與中間位置溝槽填充速率的差異更大。若單純增加填充時間，可將中間位置溝槽填滿，但邊緣由于硅生長過厚會產生缺陷，而外延缺陷會直接影響器件性能。

技術實現要素：

本發明所要解決的技術問題是提供一種超級結的溝槽填充方法，能提高填充工藝的面內均勻性，減少缺陷產生并最后提高器件性能。

為解決上述技術問題，本發明提供的超級結的溝槽填充方法包括如下步驟：

步驟一、提供一半導體晶圓，在所述半導體晶圓表面形成有第一導電類型外延層。

步驟二、在所述第一導電類型外延層表面形成硬質掩模層，采用光刻定義出超級結的溝槽的形成區域，依次對所述溝槽的形成區域的所述硬質掩模層和所述第一導電類型外延層進行刻蝕形成多個所述溝槽，所述溝槽分布于所述半導體晶圓的中央區域并延伸分布到邊緣區域。

步驟三、進行第一次外延生長在各所述溝槽中填充第一層第二導電類型外延層，所述第一次外延生長時，所述第一層第二導電類型外延層會在所述溝槽的側面以及底部表面逐漸生長并在生長一定厚度后在所述溝槽的中間區域合并，所述第一層第二導電類型外延層還會延伸到所述溝槽外的所述硬質掩模層表面；利用所述邊緣區域的外延生長速度大于所述中央區域的外延生長速度的特點，當所述邊緣區域中的所述溝槽內的所述第一層第二導電類型外延層完全合并后停止所述第一次外延生長，所述中央區域的所述溝槽內的所述第一層第二導電類型外延層未完全合并而在對應的所述溝槽頂部中間區域形成v型開口。

步驟四、以所述硬質掩模層為終止層對所述第一層第二導電類型外延層進行回刻并將所述硬質掩模層表面上的所述第一層第二導電類型外延層去除。

步驟五、進行第二次外延生長從而在所述溝槽內的所述第一層第二導電類型外延層表面繼續生長第二層第二導電類型外延層，所述第二層第二導電類型外延層將所述中央區域的所述溝槽的v型開口完全填充后停止所述第二次外延生長；所述第二層第二導電類型外延層還從所述溝槽頂部延伸到所述溝槽外的所述硬質掩模層表面，所述硬質掩模層的表面僅具有所述第二層第二導電類型外延層的結構使所述邊緣區域和所述中央區域的所述硬質掩模層的表面的外延層厚度差減少，提高面內均勻性。

進一步的改進是，所述半導體晶圓為硅晶圓，所述第一導電類型外延層為硅外延層，所述第一層第二導電類型外延層為硅外延層，所述第二層第二導電類型外延層為硅外延層。

進一步的改進是，所述硬質掩模層為氮化硅層；或者，所述硬質掩模層為氧化硅和氮化硅的疊加層。

進一步的改進是，所述溝槽的側面角度為90度+/-0.1度。

進一步的改進是，所述邊緣區域包括從所述半導體晶圓的最外側邊緣向內延伸5毫米的范圍內的區域。

進一步的改進是，步驟二中的光刻工藝定義的各所述溝槽的寬度相同，各所述溝槽之間的間距相同。

進一步的改進是，步驟四中的所述回刻工藝采用化學機械研磨工藝或者hcl刻蝕工藝。

進一步的改進是，步驟五之后還包括依次去除所述硬質掩模層的表面的所述第二層第二導電類型外延層以及所述硬質掩模層的步驟，由填充于所述溝槽中的所述第一層第二導電類型外延層和所述第二層第二導電類型外延層疊加形成第二導電類型柱，由各所述溝槽之間的所述第一導電類型外延層組成第一導電類型柱，由所述第一導電類型柱和所述第二導電類型柱交替排列形成所述超級結。

進一步的改進是，第一導電類型為n型，第二導電類型為p型；或者，第一導電類型為p型，第二導電類型為n型。

本發明通過根據邊緣區域的外延生長速率會大于中央區域的外延生長速率的特點，在外延工藝完全填充邊緣區域的溝槽時，停止該外延填充即停止第一次外延生長，這樣此時中央區域的溝槽未被完全填充而在頂部具有v型開口，在這樣的條件下，通過回刻工藝將硬質掩模層表面的第一次外延生長的外延層即第一導電類型外延層完全去除；之后，在硬質掩模層表面第一導電類型外延層完全去除的條件下繼續進行第二次外延生長，第二次外延生長形成的第二層第二導電類型外延層將中央區域的所述溝槽的v型開口完全填充硬質掩模層的表面僅具有第二次外延生長形成的第二層第二導電類型外延層，故和現有技術相比，本發明方法在溝槽填充后能使邊緣區域和中央區域的硬質掩模層的表面的外延層厚度差減少，提高面內均勻性；另外，由于第二層第二導電類型外延層厚度僅需滿足填充v型開口，故延伸到硬質掩模層表面的第二層第二導電類型外延層的本身的厚度就比較小，這會使得邊緣區域的硬質掩模層的表面的外延層厚度也得到大大減少，能消除硬質掩模層的表面的外延層厚度較厚而產生的缺陷，同時由于還提高了填充工藝的面內均勻性，最后能達到理想的填充效果，從而能提高器件性能。

附圖說明

下面結合附圖和具體實施方式對本發明作進一步詳細的說明：

圖1a-圖2b是現有超級結的溝槽填充方法各步驟中的器件結構示意圖；

圖3是本發明實施例方法的流程圖；

圖4a-圖6b是本發明實施例方法各步驟中的器件結構示意圖。

具體實施方式

首先介紹一下現有方法所具有的問題，本發明實施例方法正是針對這些技術問題做了特定的改進，如圖1a至圖2b所示，是現有超級結的溝槽填充方法各步驟中的器件結構示意圖；其中，圖1a和圖2a對應于中間區域的器件結構示意圖，圖1b和圖2b對應于邊緣區域的器件結構示意圖，現有方法包括如下步驟：

步驟一、如圖1a和圖1b所示，提供一半導體晶圓101，在所述半導體晶圓101表面形成有第一導電類型外延層102。

步驟二、如圖1a和圖1b所示，在所述第一導電類型外延層102表面形成硬質掩模層103，采用光刻定義出超級結的溝槽的形成區域，依次對所述溝槽的形成區域的所述硬質掩模層103和所述第一導電類型外延層102進行刻蝕形成多個所述溝槽，所述溝槽分布于所述半導體晶圓101的中央區域并延伸分布到邊緣區域。

步驟三、如圖1a和圖1b所示，進行外延生長在各所述溝槽中填充第二導電類型外延層104。如圖1b所示，邊緣區域的溝槽已被第二導電類型外延層104完全填充，第二導電類型外延層104在填充溝槽時是從溝槽的側面和底部表面生長，生長到一定厚度后第二導電類型外延層104會在溝槽的中間合并，如虛線圈202，在溝槽的頂部中間區域的第二導電類型外延層104也完全合并，所以第二導電類型外延層104將溝槽完全填充。圖1a所示，中央區域的溝槽未被第二導電類型外延層104完全填充，所以在溝槽的頂部的中間區域會形成v型開口，如虛線圈201所示。

由于圖1a所示的中央區域的溝槽未被完全填充，故還需進行外延生長，且后續外延生長和圖1a和圖1b對應的外延生長是連續進行的，為了方便顯示外延生長過程中的器件結構才將圖1a和圖1b單獨顯示。在圖1a和圖1b對應的狀態之后的外延生長會對v型開口進行填充并最后將中央區域的溝槽完全填充，填充完成后的器件結構請參考圖2a和圖2b所示，虛線圈203所示區域顯示中央區域的溝槽的頂部的外延層也已經完全合并，實現了中央區域的溝槽的完全填充。但是這時，邊緣區域的外延層也會繼續生長，這會造成邊緣區域的外延層厚度過厚，如虛線圈204所示。而且，外延生長時，第二導電類型外延層104還會延伸到溝槽外的硬質掩模層103的表面，圖2a中用標記104a表示延伸到硬質掩模層103表面的第二導電類型外延層，圖2b中用標記104b表示延伸到硬質掩模層103表面的第二導電類型外延層。顯然第二導電類型外延層104b和104a之間具有較大的厚度差，較厚的第二導電類型外延層104b容易在和溝槽頂部和硬質掩模層103相接觸的位置處形成缺陷。由上可知，現有方法容易產生填充的面內均勻性問題，且容易產生邊緣區域的延伸到硬質掩模層103表面的第二導電類型外延層104b厚度較大而容易形成缺陷的問題，這些都會影響器件的性能。

如圖3所示，是本發明實施例方法的流程圖；如圖4a至圖6b所示，是本發明實施例方法各步驟中的器件結構示意圖，其中，圖4a、圖5a和圖6a對應于中間區域的器件結構示意圖，圖4b、圖5b和圖6b對應于邊緣區域的器件結構示意圖，本發明實施例超級結的溝槽填充方法包括如下步驟：

步驟一、如圖4a和圖4b所示，提供一半導體晶圓1，在所述半導體晶圓1表面形成有第一導電類型外延層2。本發明實施例方法中，所述半導體晶圓1為硅晶圓，所述第一導電類型外延層2為硅外延層；后續形成的所述第一層第二導電類型外延層4為硅外延層，后續形成的所述第二層第二導電類型外延層5為硅外延層。

步驟二、如圖4a和圖4b所示，在所述第一導電類型外延層2表面形成硬質掩模層3，采用光刻定義出超級結的溝槽的形成區域，依次對所述溝槽的形成區域的所述硬質掩模層3和所述第一導電類型外延層2進行刻蝕形成多個所述溝槽，所述溝槽分布于所述半導體晶圓1的中央區域并延伸分布到邊緣區域。較佳為，所述硬質掩模層3為氮化硅層；或者，所述硬質掩模層3為氧化硅和氮化硅的疊加層。

所述溝槽的側面角度為90度+/-0.1度。所述邊緣區域包括從所述半導體晶圓1的最外側邊緣向內延伸5毫米的范圍內的區域。

光刻工藝定義的各所述溝槽的寬度相同，各所述溝槽之間的間距相同。

步驟三、如圖4a和圖4b所示，進行第一次外延生長在各所述溝槽中填充第一層第二導電類型外延層4，所述第一次外延生長時，所述第一層第二導電類型外延層4會在所述溝槽的側面以及底部表面逐漸生長并在生長一定厚度后在所述溝槽的中間區域合并，所述第一層第二導電類型外延層4還會延伸到所述溝槽外的所述硬質掩模層3表面，延伸到所述溝槽外的所述硬質掩模層3表面的所述第一層第二導電類型外延層4如圖4a中標記4a和圖4b中標記4b所示；利用所述邊緣區域的外延生長速度大于所述中央區域的外延生長速度的特點，當所述邊緣區域中的所述溝槽內的所述第一層第二導電類型外延層4完全合并后停止所述第一次外延生長，所述中央區域的所述溝槽內的所述第一層第二導電類型外延層4未完全合并而在對應的所述溝槽頂部中間區域形成v型開口。所述邊緣區域中的所述溝槽內的所述第一層第二導電類型外延層4完全合并的結構如圖4b中的虛線圈302所示，v型開口如圖4a中的虛線圈301所示。

步驟四、如圖5a和圖5b所示，以所述硬質掩模層3為終止層對所述第一層第二導電類型外延層4進行回刻并將所述硬質掩模層3表面上的所述第一層第二導電類型外延層4去除。可知，圖4a中標記4a和圖4b中標記4b所示的所述第一層第二導電類型外延層都被去除。較佳為，所述回刻工藝采用化學機械研磨工藝或者hcl刻蝕工藝。

步驟五、如圖6a和圖6b所示，進行第二次外延生長從而在所述溝槽內的所述第一層第二導電類型外延層4表面繼續生長第二層第二導電類型外延層5，所述第二層第二導電類型外延層5將所述中央區域的所述溝槽的v型開口完全填充后停止所述第二次外延生長，v型開口完全填充的結構如圖6a中的虛線圈303所示；所述第二層第二導電類型外延層5還從所述溝槽頂部延伸到所述溝槽外的所述硬質掩模層3表面，所述硬質掩模層3的表面僅具有所述第二層第二導電類型外延層5的結構使所述邊緣區域和所述中央區域的所述硬質掩模層3的表面的外延層厚度差減少，提高面內均勻性。另外，由于第二層第二導電類型外延層5厚度僅需滿足填充v型開口，故延伸到硬質掩模層3表面的第二層第二導電類型外延層5的本身的厚度就比較小，這會使得邊緣區域的硬質掩模層5的表面的外延層厚度也得到大大減少，也即和圖2b所示結構相比，本發明實施例中邊緣區域的硬質掩模層5的表面的外延層厚度大大減小，故本發明實施例能消除硬質掩模層5的表面的外延層厚度較厚而產生的缺陷，同時由于還提高了填充工藝的面內均勻性，最后能達到理想的填充效果，從而能提高器件性能。

步驟五之后還包括依次去除所述硬質掩模層3的表面的所述第二層第二導電類型外延層5以及所述硬質掩模層3的步驟，由填充于所述溝槽中的所述第一層第二導電類型外延層4和所述第二層第二導電類型外延層5疊加形成第二導電類型柱，由各所述溝槽之間的所述第一導電類型外延層2組成第一導電類型柱，由所述第一導電類型柱和所述第二導電類型柱交替排列形成所述超級結。

本發明實施例方法中，第一導電類型為n型，第二導電類型為p型。在其它實施例中也能為：第一導電類型為p型，第二導電類型為n型。

以上通過具體實施例對本發明進行了詳細的說明，但這些并非構成對本發明的限制。在不脫離本發明原理的情況下，本領域的技術人員還可做出許多變形和改進，這些也應視為本發明的保護范圍。