半導體裝置及其制造方法與流程

相關申請

本申請享受以美國臨時專利申請62/301,903號(申請日：2016年3月1日)及美國專利申請15/074,338號(申請日：2016年3月18日)為基礎申請的優先權。本申請通過參照這些基礎申請而包含基礎申請的全部內容。

本發明的實施方式涉及一種半導體裝置及其制造方法。

背景技術：

作為替代以低成本且大容量著稱的閃存的半導體裝置的一種，有將可變電阻膜使用于存儲單元的可變電阻型存儲器(reram：resistanceram)。reram因能夠構成交叉點型的存儲單元陣列，所以能夠實現與閃存相同的大容量化。另外，為謀求更加大容量化，還在開發相對于半導體基板在垂直方向排列選擇配線即位線的所謂vbl(verticalbitline：垂直位線)構造的reram。

技術實現要素：

本發明的實施方式提供一種實現通過接觸區域的小空間化而縮減芯片尺寸、且降低導通孔形成時的工藝難度的半導體裝置及其制造方法。

實施方式的半導體裝置具有：積層體，具有經由層間絕緣膜而積層的多個第1導電膜；第1導電體，與所述積層體相接且在積層方向延伸；以及多個第1絕緣膜，與所述多個第1導電膜為同一層，配置于所述第1導電體與所述多個第1導電膜之間，且所述第1導電體具有沿著1個第1絕緣膜及1個第1導電膜上而突出的突出部，所述突出部的側面與所述1個第1導電膜的上表面接觸。

附圖說明

圖1是表示第1實施方式的半導體裝置的功能區塊的圖。

圖2是表示所述第1實施方式的半導體裝置的存儲單元陣列的電路圖。

圖3是表示所述第1實施方式的半導體裝置的存儲單元陣列的概略立體圖。

圖4是表示所述第1實施方式的半導體裝置的存儲單元陣列的接觸區域的概略構造的立體圖。

圖5是表示所述第1實施方式的半導體裝置的存儲單元陣列的接觸區域的剖視圖。

圖6～13是說明所述第1實施方式的半導體裝置的存儲單元陣列的接觸區域的制造步驟的剖視圖。

圖14是表示第2實施方式的半導體裝置的存儲單元陣列的接觸區域的剖視圖。

圖15～18是說明所述第2實施方式的半導體裝置的存儲單元陣列的接觸區域的制造步驟的剖視圖。

具體實施方式

以下，一邊參照附圖，一邊針對實施方式的半導體裝置及其制造方法進行說明。

[第1實施方式]

首先，針對第1實施方式的半導體裝置的整體構成進行說明。此外，以下雖以使用包含可變電阻元件的存儲單元的三維構造的半導體裝置為例進行說明，但以下說明的全部實施方式，也包括使用包含電荷蓄積膜的存儲單元的情況等，且也可應用于具有三維構造的其他半導體裝置。

圖1是表示本實施方式的半導體裝置的功能區塊的圖。

本實施方式的半導體裝置如圖1所示，具備：存儲單元陣列1、行譯碼器2、列譯碼器3、上位區塊4、電源5及控制電路6。

存儲單元陣列1具有相互交叉的多條字線wl(導電膜)及多條位線bl(導電膜)以及配置于它們的交叉部的多個存儲單元mc。行譯碼器2在存取動作時選擇字線wl。列譯碼器3在存取動作時選擇位線bl，且包含控制存取動作的驅動器。上位區塊4選擇存儲單元陣列1中成為存取對象的存儲單元mc。上位區塊4對于行譯碼器2、列譯碼器3賦予行地址、列地址。電源5在數據的寫入/讀出時，產生對應于各個動作的特定的電壓的組合，且供給至行譯碼器2及列譯碼器3。控制電路6按照來自外部的指令，進行對上位區塊4發送地址等控制，另外，進行電源5的控制。

接下來，針對存儲單元陣列1進行說明。

圖2是本實施方式的半導體裝置的存儲單元陣列的電路圖，圖3是該半導體裝置的存儲單元陣列的概略立體圖。

存儲單元陣列1如圖2所示，除所述字線wl、位線bl及存儲單元mc外，還具有選擇晶體管str、全局位線gbl及選擇柵極線sg。

存儲單元陣列1如圖3所示，具有位線bl相對于半導體基板ss的主平面垂直延伸的所謂vbl(verticalbitline：垂直位線)構造。即，字線wl在y方向及z方向(積層方向)排列成矩陣狀，且沿x方向延伸。位線bl在x方向及y方向排列成矩陣狀，且沿z方向延伸。且，存儲單元mc配置于字線wl及位線bl的交叉部。從這些點來看，存儲單元mc在x方向、y方向及z方向排列成三維矩陣狀。

存儲單元mc如圖2所示，包含可變電阻元件vr。可變電阻元件vr基于施加電壓而在高電阻狀態及低電阻狀態間轉換。存儲單元mc根據該可變電阻元件vr的電阻狀態而非易失性地存儲數據。可變電阻元件vr通常存在從高電阻狀態(復位狀態)轉換為低電阻狀態(設置狀態)的設置動作與從低電阻狀態(設置狀態)轉換為高電阻狀態(復位狀態)的設置動作。另外，可變電阻元件vr有只在剛制造后需要的成形動作。該成形動作是在可變電阻元件vr內局部地形成電流易流通的區域(纖絲路徑)的動作。成形動作是對可變電阻元件vr的兩端施加比在設置動作及復位動作時使用的施加電壓更高的電壓而執行。

選擇晶體管str配置于位線bl的下端及全局位線gbl間。全局位線gbl如圖3所示排列于x方向，且在y方向延伸。各全局位線gbl共通地與沿y方向排列的多個選擇晶體管str的一端連接。

選擇晶體管str由作為柵極發揮功能的柵極線sg控制。選擇柵極線sg排列于y方向，且在x方向延伸。排列于x方向的多個選擇晶體管str由作為它們的柵極發揮功能的1條選擇柵極線sg一并控制。另一方面，在圖3的情況下，在y方向排列的多個選擇晶體管str由個別設置的選擇柵極線sg獨立地控制。

接著，針對存儲單元陣列1與半導體基板上的周邊電路的連接構造，以字線wl與周邊電路的連接構造為例進行說明。以下，在存儲單元陣列1之中，將配置與周邊電路的連接配線的區域稱為“接觸區域1b”。此外，以下，雖使用存儲單元陣列1具有字線wl＜0＞～＜3＞的例子進行說明，但以下說明的實施方式并不限定于此。

圖4是表示本實施方式的半導體裝置的存儲單元陣列的接觸區域的概略構造的立體圖。

與存儲單元mc連接的各字線wl＜i＞(i＝0～3)如圖4所示，經由兩個導通孔z1＜i＞(導電體)及z0＜i＞(導電體)而與配置于半導體基板上的周邊電路(未圖示)電連接。各字線wl＜i＞在接觸區域1b中，具有用以與導通孔z1＜i＞接觸的接觸部分wlb＜i＞。各導通孔z1＜i＞在z方向延伸，且以貫通接觸部分wlb＜i＞的方式形成。在各導通孔z1＜i＞，形成有至少在朝向x方向的兩側面突出的突出部z1b＜i＞。導通孔z1＜i＞通過該突出部z1b＜i＞的一個側面即底面與接觸部分wlb＜i＞的上表面接觸，而與字線wl＜i＞接觸。另一方面，各導通孔z0＜i＞配置于半導體基板及最下層的字線wl＜0＞間，在底面與周邊電路電連接。且，因導通孔z1＜i＞的底面與z0＜i＞的上表面接觸，所以字線wl＜i＞與周邊電路電連接。

此處，因各字線wl＜i＞在z方向積層，所以在配置導通孔z1＜i＞時，需要注意導通孔z1＜i＞與字線wl＜i＞以外的字線wl＜j＞(j＝i以外的0～3)的干涉。

從這點來說，在本實施方式中，將字線wl＜i＞的接觸部分wlb＜i＞形成于從比所述字線wl＜i＞更上層的字線wl＜u＞(u＝i～3)的配置區域伸出的位置。在圖4的例子的情況下，在z方向積層的多條字線wl的端部形成為階梯狀，將階梯的相當于臺階的部分作為接觸部分wlb發揮功能。由此，能夠避免導通孔z1＜i＞與上層字線wl＜u＞的干涉。

然而，僅憑這樣無法避免導通孔z1＜i＞與字線wl＜l＞(l＝0～i-1)的干涉。

因此，在本實施方式中，進而將字線wl與周邊電路的連接構造予以如下設定。

圖5是本實施方式的半導體裝置的存儲單元陣列的接觸區域的剖視圖。圖5是以圖4所示的一點鏈線及虛線所示的范圍a101～a104的剖視圖。

存儲單元陣列1具有：層間絕緣膜102，將導通孔z0與在x方向上相鄰的導通孔z0間絕緣；蝕刻終止膜103，配置于導通孔z0及層間絕緣膜102上；層間絕緣膜104及字線wl，交替地配置于蝕刻終止膜103上；層間絕緣膜106，配置于從z方向觀察的各部位(以范圍a101～a104所示的位置)的最上層的字線wl＜i＞(i＝0～3)上；以及層間絕緣膜107，配置于層間絕緣膜106上。此處，導通孔z0例如由氮化鈦(tin)形成。層間絕緣膜102、104及107例如由氧化硅(sio2)形成。蝕刻終止膜103例如由氧化金屬形成。字線wl例如由氮化鈦(tin)形成。層間絕緣膜106以與層間絕緣膜104及107不同的材料形成，例如由氮化硅(sin)形成。

另外，存儲單元陣列1具有在z方向延伸且至少從層間絕緣膜106上表面抵達字線wl＜i＞底面的導通孔z1＜i＞。在圖5的情況下，導通孔z1＜i＞從層間絕緣膜107的上表面抵達導通孔z0＜i＞的上表面。導通孔z1＜i＞貫通所接觸的字線wl＜i＞的接觸部分wlb＜i＞。在各導通孔z1＜i＞的側面與字線wl＜0＞～＜i＞的側面之間配置有絕緣膜109，兩者不接觸。絕緣膜109以與層間絕緣膜106不同的材料形成，例如由氧化硅(sio2)形成。另外，各導通孔z1＜i＞在與層間絕緣膜106相同高度上具有向x方向兩側突出的突出部z1b＜i＞。該突出部z1b＜i＞具有在x方向上超過絕緣膜109而抵達接觸部分wlb＜i＞的寬度，其底面與接觸部分wlb＜i＞及絕緣膜109接觸。即，通過所述存儲單元陣列1的接觸區域1b的連接構造，導通孔z1＜i＞與字線wl＜i＞接觸，另一方面，與下層的字線wl＜l＞絕緣。

接下來，針對存儲單元陣列1的接觸區域1b的制造步驟進行說明。

圖6～13是說明本實施方式的半導體裝置的存儲單元陣列的接觸區域的制造步驟的剖視圖。

首先，在各導電膜101＜i＞(i＝0～3)及層間絕緣膜102上成膜蝕刻終止膜103。各導電膜101＜i＞例如以氮化鈦(tin)形成，且作為導通孔z0＜i＞發揮功能。蝕刻終止膜103例如以氧化金屬形成，在后續步驟的形成孔122時，成為用以抑制對于導電膜101過度蝕刻的膜。接著，在蝕刻終止膜103上交替積層多個層間絕緣膜104及導電膜105。此處，層間絕緣膜104例如以氧化硅(sio2)形成。導電膜105例如由氮化鈦(tin)形成，且作為字線wl發揮功能。接著，如圖6所示，在存儲單元陣列1的接觸區域1b中，將多個導電膜105形成為階梯狀。由此，在各導電膜105＜i＞，形成接觸部分105b＜i＞。

接著，在包含導電膜101＜0＞～＜3＞的積層導電膜上成膜層間絕緣膜106。該層間絕緣膜106與各接觸部分105b＜i＞接觸。層間絕緣膜106以相對于層間絕緣膜104以及后續步驟中形成的層間絕緣膜107及絕緣膜109的材料可取得蝕刻的選擇比的材料形成。在層間絕緣膜104、107及絕緣膜109以氧化硅(sio2)形成的情況下，例如以氮化硅(sin)形成。接著，在層間絕緣膜106上，成膜層間絕緣膜107。此處，層間絕緣膜107例如以氧化硅(sio2)形成。接著，如圖7所示，在層間絕緣膜107上成膜具有導通孔z1的圖案的抗蝕劑膜121。

接著，如圖8所示，通過使用抗蝕劑膜121的各向異性蝕刻，在各接觸部分105b＜i＞的位置，形成從層間絕緣膜107上表面抵達蝕刻終止膜103上表面的孔122＜i＞。

接著，如圖9所示，通過使用抗蝕劑膜121的各向異性蝕刻，持續挖進各孔122＜i＞，直至穿通蝕刻終止膜103而露出導電膜101＜i＞的上表面為止。此外，在圖8及圖9所示的步驟時，也能夠同時形成多個孔122。

接著，如圖10所示，利用經由孔122＜i＞的等向性蝕刻，選擇性地去除在孔122＜i＞的側面露出的導電膜105＜0＞～＜i＞的端部(圖10中以虛線表示的部位105e)。

接著，在去除抗蝕劑膜121后，如圖11所示，對圖10所示的部位105e埋入絕緣膜109。絕緣膜109例如以氧化硅(sio2)形成。

接著，如圖12所示，利用經由孔122＜i＞的等向性蝕刻，選擇性地去除在孔122＜i＞的側面露出的層間絕緣膜106的端部，直至各部位最上層的導電膜105＜i＞的上表面露出為止。由此，在孔122＜i＞的側面，形成用于配置與接觸部分105b＜i＞接觸的導通孔z1＜i＞的突出部z1b＜i＞的部位106e。

最后，如圖13所示，在對孔122＜i＞埋入導電膜108＜i＞后，利用cmp(chemicalmechanicalpolishing，化學機械拋光)等，將導電膜108＜i＞的上表面平坦化。導電膜108＜i＞例如以氮化鈦(tin)形成，且作為導通孔z1＜i＞發揮功能。由此，如圖5所示，形成與字線wl＜i＞和導通孔z0＜i＞接觸的導通孔z1＜i＞。

通過以上制造步驟，形成圖5所示的存儲單元陣列1的接觸區域1b的連接構造。

接下來，使用比較例，針對本實施方式的效果進行說明。

此處使用的比較例的半導體裝置經由從字線抵達上層配線的第1導通孔(相當于本實施方式的導通孔z1)、通過字線的配置區域外而從上層配線抵達第3導通孔(相當于本實施方式的導通孔z0)的第2導通孔以及從第2導通孔抵達周邊電路的第3導通孔，將各字線與周邊電路電連接。此外，第1導通孔不具有相當于本實施方式的突出部z1b的部分，其底面與字線的上表面直接接觸。在比較例的情況下，通過使從字線抵達周邊電路的電流路徑暫時迂回至上層配線，而避免下層字線與導通孔的干涉。

在比較例的情況下，每1條字線需要3個導通孔。尤其，相對于存儲單元陣列的接觸區域，為配置第2導通孔而需要額外空間，因此會導致芯片尺寸增大。

從這點來說，在本實施方式的情況下，相對于1條字線wl配置兩個導通孔z1及z0即可，在從z方向觀察的情況下，只要準備配置1個導通孔的區域即可。即，根據本實施方式，與比較例相比，能夠將用于配置導通孔的空間抑制為一半以下。

另外，在比較例的情況下，如上所述，因第1導通孔的底面與字線的上表面直接接觸，所以在形成配置第1導通孔的孔(相當于本實施方式的122)時，必須將該孔的底面對準字線的上表面。此處，當考慮形成與高度不同的多條字線接觸的多個第1導通孔的情況時，配置這些第1導通孔的多個孔具有各不相同的深度。因此，如果想要同時形成這些孔，那么會因較深的孔的蝕刻的影響，而有將較淺的孔過度蝕刻的擔憂。尤其在嚴重的情況下，還能想到孔不僅貫穿要與第1導通孔接觸的字線、甚至抵達更下層的字線的情況。

從這點來說，在本實施方式的情況下，不僅能夠使多個導通孔z1的底面位置一致，進而還具有以各導通孔z1＜i＞貫穿字線wl＜0＞～＜i＞為前提的接觸構造。因此，在同時形成多個孔122的情況下，能夠排除如比較例在形成深度不同的孔時過度蝕刻的風險。

由以上，根據本實施方式，能夠提供一種實現通過接觸區域的小空間化而縮減芯片尺寸、且降低導通孔形成時的工藝難度的半導體裝置及其制造方法。

[第2實施方式]

首先，關于第2實施方式，針對存儲單元陣列1與半導體基板上的周邊電路的連接構造，以字線wl與周邊電路的連接構造為例進行說明。

圖14是本實施方式的半導體裝置的存儲單元陣列的接觸區域的剖視圖。圖14為導通孔z1＜3＞周邊的剖視圖。

本實施方式的導通孔z1＜i＞(i＝0～3，圖14的情況下為i＝3)具有只在朝x方向的側面的其中一個形成的突出部z1b＜i＞，且只在x方向的一側與字線wl＜i＞接觸。

在第1實施方式的情況下，突出部z1b＜i＞雖以包圍導通孔z1＜i＞整個周圍的方式形成，但在如本實施方式般突出部z1b＜i＞只形成于導通孔z1＜i＞周圍一部分的情況下，仍然能夠與字線wl＜i＞接觸。即，根據本實施方式，即使為字線wl＜i＞具有未包圍導通孔z1＜i＞整個周圍的形狀的接觸部分wlb＜i＞的情況下，也與第1實施方式同樣地，能夠實現導通孔z1＜i＞與字線wl＜i＞的接觸。

接下來，針對存儲單元陣列1的接觸區域1b的制造步驟進行說明。

圖15～18是說明本實施方式的半導體裝置的存儲單元陣列的接觸區域的制造步驟的剖視圖。

首先，在作為導通孔z1＜i＞(i＝0～3，圖15～18的情況下為i＝3)發揮功能的導電膜201＜i＞(相當于圖6的101)與層間絕緣膜202(相當于圖6的102)上，形成包含蝕刻終止膜203(相當于圖6的103)、多個層間絕緣膜204(相當于圖6的104)、作為多條字線wl發揮功能的多個導電膜205(相當于圖6的105)以及層間絕緣膜206(相當于圖7的106)的積層體。此處，層間絕緣膜206以相對于層間絕緣膜204以及在后續步驟中形成的層間絕緣膜207(相當于圖7的107)及絕緣膜209(相當于圖11的109)的材料可取得蝕刻的選擇比的材料形成。接著，在導電膜201＜i＞的位置去除層間絕緣膜204、導電膜205及層間絕緣膜206的端部后，在導電膜201＜i＞、層間絕緣膜202及層間絕緣膜206上成膜層間絕緣膜207。接著，如圖15所示，在層間絕緣膜207上成膜具有導通孔z1＜i＞的圖案的抗蝕劑膜221。

接著，如圖16所示，利用使用抗蝕劑膜221的各向異性蝕刻，在導電膜205的端部在側面顯露的位置，形成從層間絕緣膜206的上表面抵達至導電膜201＜i＞的上表面的孔222＜i＞。

接著，利用經由孔222＜i＞的等向性蝕刻，選擇性地去除在孔222＜i＞的側面露出的導電膜205＜0＞～＜i＞的端部。接著，如圖17所示，對該去除的部位埋入絕緣膜209。

接著，如圖18所示，利用經由孔222＜i＞的等向性蝕刻，選擇性地去除在孔222＜i＞的側面露出的層間絕緣膜206的端部，直至導電膜205＜i＞的上表面露出為止。由此，在孔222＜i＞的側面的其中一個，形成配置與接觸部分205b＜i＞接觸的導通孔z1＜i＞的突出部z1b＜i＞的部位206e。

接著，剝離抗蝕劑膜221。最后，在對孔222＜i＞埋入作為導通孔z1＜i＞發揮功能的導電膜后，利用cmp等，將該導電膜的上表面平坦化。由此，如圖14所示，形成與字線wl＜i＞及導通孔z0＜i＞接觸的導通孔z1＜i＞。

通過以上制造步驟，形成圖14所示的存儲單元陣列1的接觸區域1b的連接構造。

以上，根據本實施方式，即使在以導通孔周圍的一部分與存儲單元陣列的配線接觸的情況下，也能夠獲得與第1實施方式相同的效果。

[其他]

以上已說明本發明的若干實施方式，但這些實施方式為作為示例而提出，并非意圖限定發明的范圍。這些新穎的實施方式能夠以其他各種方式實施，能夠在不脫離發明主旨的范圍內，進行各種省略、替換及變更。這些實施方式及其變化均包含在發明范圍及主旨內，且包含在權利要求書所記載的發明及其等效的范圍內。