測試器件的制作方法

本發明涉及半導體制造領域，特別涉及一種測試器件。

背景技術：

從半導體單晶片到最終成品，半導體器件的生產包括數十甚至上百道工序。為了確保所生產的半導體器件性能合格、穩定可靠，半導體器件制造工藝除了包括形成半導體器件的生產工序，還包括對所形成半導體器件進行檢測的測試工藝。

晶圓接收測試(Wafer Acceptance Test,WAT)是對特定的測試結構(Testkey)進行電學性能測試，根據測試結構的測試結果，反映生產工序的是否正常，以及生產工序的穩定性。

晶圓上形成有數量眾多的芯片，芯片之間留有空隙，形成切割道。隨著芯片面積縮小，晶圓上芯片的密度隨之增大。芯片間切割道所造成的面積損失也越來越可觀。切割道寬度過大，造成了晶圓面積的浪費，影響了晶圓上芯片密度的提高。

技術實現要素：

本發明解決的問題是提供一種測試器件，以節省晶圓面積。

為解決上述問題，本發明提供一種測試器件，包括：

襯底；位于所述襯底上的測試結構；位于所述襯底上的多個連接線結構，與所述測試結構相連；位于所述襯底上的多個連接墊結構，所述連接墊結構包括至少一個導電層和連接插塞，所述導電層位于所述連接線結構的上方，通過所述連接插塞與所述連接線結構相連，且在平行襯底表面的平面內所述導電層與和所述連接線結構的投影具有重疊區域。

可選的，所述連接線結構包括一個導電線或多個相互并聯的導電線。

可選的，所述連接墊結構還包括：導電線段，所述導電線段位于相鄰導電層之間或者導電層下方；所述連接線結構包括導電線，所述導電線與所述導電線段位于同層。

可選的，所述連接線結構為一根導電線，所述導電線與所述導電線段位于同層。

可選的，所述連接線結構為相互并聯且位于不同層的多個導電線；所述導電線段的數量為多個，且多個導電線段位于不同層；所述導電線與對應所述導電線段位于同層。

可選的，所述連接線結構包括相互并聯的第一導電線和和位于所述第一導電線上的第二導電線；所述連接墊結構包括第一導電線段和位于所述第一導電線段上的第二導電線段；所述第一導電線與所述第一導電線段位于同層；所述第二導電線與所述第二導電線段位于同層。

可選的，所述襯底包括用于形成所述測試器件的測試區以及用于形成芯片的器件區；所述器件區的襯底上具有柵電極；所述連接線結構包括導電線，所述導電線與所述柵電極位于同層。

可選的，所述連接線結構為相互并聯且位于不同層的多個導電線；所述柵電極的數量為多個，且多個所述柵電極位于不同層；所述導電線與對應的所述柵電極位于同層。

可選的，所述連接線結構包括相互并聯的第一導電線和位于所述第一導電線上的第二導電線；所述器件區的襯底上具有第一柵電極和位于第一柵電極上的第二柵電極；所述第一導電線與所述第一柵電極位于同層；所述第二導電線與所述第二柵電極位于同層。

可選的，所述連接線結構為相互并聯且位于不同層的多個導電線；所述連接墊結構還包括導電線段，所述導電線段與所述柵電極位于不同層；所述導電線與對應的所述導電線段位于同層，或者所述導電線與對應的所述柵電極位于同層。

與現有技術相比，本發明的技術方案具有以下優點：

本發明通過在平行襯底表面的平面內，所述連接線結構的投影和所述導電層的投影部分或者全部重疊，從而避免在所述連接墊結構兩側設置連接線結構。所以連接墊結構兩側的切割道無需包括用于設置連接線結構的區域，能夠減小切割道的寬度，從而減小所述測試器件占用晶圓的面積，節省晶圓面積。

附圖說明

圖1是一種測試器件的俯視結構示意圖；

圖2是本發明測試器件第一實施例的俯視結構示意圖；

圖3是圖2所示實施例中連接墊結構的俯視放大圖；

圖4是圖3所示實施例中沿AA線的剖視結構示意圖；

圖5是本發明測試器件第二實施例的剖面結構示意圖；

圖6是本發明測試器件第三實施例的剖面結構示意圖；

圖7是本發明測試器件第四實施例中連接墊結構的俯視放大圖；

圖8是圖7所示實施例中沿BB線的剖視結構示意圖；

圖9是圖7所示實施例中沿CC線的剖視結構示意圖；

圖10是本發明測試器件第五實施例的剖面結構示意圖。

具體實施方式

由背景技術可知，現有技術中存在切割道寬度過大的問題。現結合現有技術中測試結構分析切割道寬度過大問題的原因：

參考圖1，示出了一種測試器件的俯視結構示意圖。

所述測試結構包括：

襯底(圖中未示出)；位于所述襯底上的測試結構10；位于所述襯底上的多個連接墊結構11；位于襯底上的多個連接線結構12，所述連接線結構12用于連接所述測試結構10和所述連接墊結構11。

所述測試結構與芯片同樣形成于晶圓上，因此測試結構兩側也留有空隙，形成有切割道。如圖1所示，所述連接線結構12位于測試結構10和所述連接墊結構11的兩側，因此切割道不僅需要包括用于進行切割工藝的區域，還包括用于設置連接線結構12的區域，所以所述切割道的寬度較大。所述切割道較大的寬度，造成了晶圓面積的浪費的問題，影響了晶圓上芯片密度的提高。

為解決所述技術問題，本發明提供一種測試器件包括：

襯底；位于所述襯底上的測試結構；位于所述襯底上的多個連接線結構，與所述測試結構相連；位于所述襯底上的多個連接墊結構，所述連接墊結構包括至少一個導電層和連接插塞，所述導電層位于所述連接線結構的上方，通過所述連接插塞與所述連接線結構相連，且在平行襯底表面的平面內所述導電層與和所述連接線結構的投影具有重疊區域。

本發明通過在平行襯底表面的平面內，所述連接線結構的投影和所述導電層的投影部分或者全部重疊，從而避免在所述連接墊結構兩側設置連接線結構。所以連接墊結構兩側的切割道無需包括用于設置連接線結構的區域，能夠減小切割道的寬度，從而減小所述測試器件占用晶圓的面積，節省晶圓面積。

為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。

參考圖2至圖4，示出了本發明測試器件第一實施例的結構示意圖。

其中圖2是所述測試器件的俯視結構示意圖，圖3是上圖2中連接墊結構130的俯視放大圖，圖4是圖3中沿AA線的剖視結構示意圖。

所述測試器件包括：襯底100；位于所述襯底100上的測試結構110；位于所述襯底100上的多個連接線結構120，與所述測試結構110相連；位于所述襯底100上的多個連接墊結構130，所述連接墊結構130包括至少一個導電層131和連接插塞132，所述導電層131位于所述連接線結構120的上方，通過所述連接插塞132與所述連接線結構120相連，且在平行襯底100表面的平面內所述導電層131與和所述連接線結構120的投影具有重疊區域。

如圖4所示，所述襯底100用于提供工藝操作平臺。

具體的，本實施例中，所述襯底100的材料為單晶硅。在本發明其他實施例中，所述襯底的材料還可以選自多晶硅、非晶硅、鍺、砷化鎵或鍺硅的其他半導體材料。此外，所述襯底還可以是具有外延層或外延層上的硅結構。

所述測試結構110用于與探針卡上的探針實現電連接以進行測試。

具體的，本實施例中，所述測試結構110用于進行晶圓接收測試，所述測試結構110與襯底100上其他區域內芯片的半導體器件同時形成，以反映生產工序是否正常進行以及生產工序的穩定性。

需要說明的是，如圖2所示，所述測試結構110上具有多個連接點(圖中未標示)。所述連接點用于實現所述測試結構110內部電路與外部電路之間的電連接。本實施例中，所述測試結構110上具有5個連接點。

所述連接線結構120用于實現所述測試結構110和外部電路的電連接。

具體的，所述連接線結構120包括一個導線或多個相互并聯的導線。本實施例中，所述連接線結構120與所述測試結構110的連接點一一對應相連，以實現所述測試結構110內部電路與外部電路之間的電連接。所以所述連接線結構120的數量與所述測試結構110上連接點的數量相等。

具體的，所述測試結構110上具有5個連接點，因此本實施例中所述連接線結構120的數量為5個。

所述連接墊結構130用于與探針卡上的探針接觸以進行測試。

所述連接墊結構130包括至少一個導電層131和連接插塞132。所述導電層131位于所述連接線結構120的上方，通過所述連接插塞132實現與所述連接線結構110相連。

在平行襯底100表面的平面內，所述導電層131與和所述連接線結構120的投影具有重疊區域，也就是說，所述連接線結構120從所述導電層131和所述襯底100之間的區域穿過。與在所述連接墊結構兩側設置連接線結構的技術方案相比，在垂直所述連接線結構120延伸方向上，本發明測試器件的尺寸更小，所述測試器件占用晶圓的面積更小；而且位于連接墊結構130兩側的切割道內無需設置連接線結構110，所以切割道的寬度更小，從而也有利于節省晶圓面積。

具體的，如圖4所示，所述連接墊結構130還包括：導電線段133，所述導電線段133位于所述導電層131下方，或者相鄰導電層131之間。所述連接線結構包括導電線121，所述導電線121與所述導電線段133位于同層。

本實施例中，所述連接墊結構130包括多個導電層131。所述導電線段133位于相鄰導電層131之間。具體的，所述連接墊結構130內具有4個導電層131，所述導電線段133位于最靠近所述襯底100的導電層131和次靠近所述襯底100的導電層131之間。

所述連接墊結構130還包括多個導電插塞134，分別位于相鄰導電層131之間以及所述導電層131和導電線段133之間。位于相鄰導電層131之間的導電插塞134用于實現相鄰導電層131之間的電連接；位于所述導電層131和導電線段133之間的導電插塞134用于實現所述導電層131和導電線段133之間的電連接。

所述導電線121與所述導電線段133位于同層，且通過所述連接插塞132實現與相鄰導電層131之間的電連接。所以所述導電線121通過所述連接插塞132以及導電層131和所述導電插塞134實現與最遠離襯底100的導電層131之間的電連接。在進行測試過程中，探針與最遠離襯底100的導電層131相接觸，通過所述導電層131、導電插塞134以及連接插塞132實現與所述導電線121之間的連接，進而實現與測試結構110的電連接。

需要說明的是，所述導電線121與所述導電線段133位于同層，也就是說，所述導電線121和所述導電線段133材料相同，并且在形成所述測試器件時，所述導電線121和所述導電線段133通過同一工藝過程形成。

參考圖5，示出了本發明測試器件第二實施例的結構示意圖。

需要說明的是，圖5是第一實施例中圖4所對應的剖面結構示意圖。

本實施例中，所述連接線結構220為相互并聯且位于不同層的多個導電線。具體的，所述連接線結構220包括第一導電線221和位于所述第一導電線221上的第二導電線222，即所述第二導電線222位于所述第一導電線221遠離所述襯底220的一側。

所述連接線結構220還包括并聯插塞223，所述并聯插塞223位于所述第一導電線221和所述第二導電線222之間，實現所述第一導電線221和所述第二導電線222之間的并聯。需要說明的是，本實施例中，所述連接線結構220內包括2個導電線的做法僅為一示例。本發明其他實施例中，所述連接線結構還可以包括多個導電線。采用多個導電線構成所述連接線結構的做法，有利于減小所述連接線結構的電阻，有利于所述測試器件的性能的提高。

所述連接墊結構230包括多個導電線段233，且多個導電線段233位于不同層。具體的，所述連接墊結構230包括位于所述襯底200和所述導電層231之間的第一導電線段233a和位于所述第一導電線段233a上的第二導電線段233b。也就是說，所述第二導電線段233b位于所述第一導電線段233a遠離襯底200的一側。

所述導電線與對應導電線段位于同層。在垂直襯底200表面的平面內所述導電線與對應導電線段的投影重疊，即所述導電線到所述襯底200表面的距離與對應導電線段到所述襯底200表面的距離相等。

本實施例中，最靠近所述襯底200的所述第一導電線221和最靠近所述襯底200的所述第一導電線段223a位于同層，次靠近所述襯底200的所述第二導電線222和次靠近所述襯底200所述第二導電線段223b位于同層。

需要說明的是，所述導電線與對應導電線段位于同層，也就是說，所述導電線與對應導電線段材料相同，并且在形成所述測試器件時，所述導電線與對應導電線段通過同一工藝過程形成。

具體的，所述第一導電線221和所述第一導電線段233a材料相同，且通過同一工藝過程形成；所述第二導電線222和所述第二導電線段233b材料相同，且通過同一工藝過程形成。

參考圖6，示出了本發明測試器件第三實施例的結構示意圖。

本實施例與前述實施例相同之處，本發明在此不再贅述。本實施例中與前述實施例不同之處在于，所述襯底300包括用于形成所述測試器件的測試區301以及用于形成芯片的器件區(圖中未示出)；所述器件區的襯底上具有柵電極(圖中未示出)

需要說明的是，圖6中僅示出所述襯底300測試區301的結構示意圖。

所述連接線結構包括導電線，所述導電線與所述柵電極位于同層。本實施例中，所述連接線結構為1個導電線321，所述導電線321與所述柵電極位于同層。

需要說明的是，所述導電線321與所述柵電極位于同層，也就是說，所述導電線321與所述柵電極材料相同，并且在形成所述測試器件和所述芯片時，所述導電線321與所述柵電極通過同一工藝過程形成。

參考圖7至圖9，示出了本發明測試器件第四實施例的結構示意圖。其中圖8是圖7中沿BB線的剖視結構示意圖，圖9是圖7中沿CC線的剖視結構示意圖。

需要說明的是，圖7至圖9中僅示出了所述襯底400測試區的結構示意圖。

本實施例中，器件區襯底上所述柵電極的數量為多個，且多個所述柵電極位于不同層。所以所述連接線結構420為相互并聯的多個導電線；且所述導電線與對應的所述柵電極位于同層。

具體的，所述器件區襯底400上具有第一柵電極和位于所述第一柵電極上的第二柵電極。所以如圖8所示，所述連接線結構420包括第一導電線421和位于所述第一導電線421上的第二導電線422。所述第一導電線421與所述第一柵電極位于同層；所述第二導電線422與所述第二柵電極位于同層。

需要說明的是，所述第一導電線421與所述第一柵電極位于同層；所述第二導電線422與所述第二柵電極位于同層。所以所述第一導電線421與所述第一柵電極材料相同，且通過同一工藝過程形成；所述第二導電線422與所述第二柵電極材料相同，且通過同一工藝過程形成。

本實施例中，所述第一柵電極位于所述襯底400表面，所述第二柵電極位于所述第一柵電極上；所以所述第一導電線421位于所述襯底400表面，所述第二導電線422位于所述第一導電線421上。所述連接插塞432位于所述第二導電線422和最靠近所述襯底400的導電層431之間，實現所述連接線結構420和所述連接墊結構430之間的連接。

需要說明的是，如圖9所示，所述連接線結構還包括多個并聯插塞423和第三導電線424。所述第三導電線424通過所述并聯插塞423分別與所第一導電線421和所述第二導電線422實現電連接，也就是說，所述第一導電線421和所述第二導電線422通過所述并聯插塞423和所述第三導電線424實現并聯。

參考圖10，示出了本發明測試器件第五實施例的結構示意圖。

本實施例與前述實施例相同之處，本發明在此不再贅述。本實施例與前述實施例不同之處在于，所述連接墊結構530還包括導電線段533，所述導電線段533與所述柵電極位于不同層。所述連接線結構520為相互并聯且位于不同層的多個導電線，所述導電線與對應的導電線段位于同層，或者所述導電線與對應的所述柵電極位于同層。

本實施例中，所述導電線段533位于所述導電層531下，且通過所述導電插塞534與所述導電層531實現連接。而且所述導電線段533與所述襯底500之間的距離大于所述柵電極與所述襯底500的距離。本實施例中，所述襯底500上還形成有介質層，用于實現半導體結構之間的電隔離。所述導電線段533和所述柵電極位于所述介質層內。所以，所述柵電極位于器件區襯底500上所述導電線段533和所述襯底500之間的介質層內。

所述連接線結構520包括第一導電線521和位于所述第一導電線521上且與所述第一導電線521并聯的第二導電線522。所述第一導電線521與所述柵電極位于同層；所述第二導電線522與所述導電線段533位于同層。

需要說明的是，所述導電線與對應的導電線段位于同層，或者所述導電線與對應的所述柵電極位于同層。所以所述導電線與對應的導電線段材料相同，且通過同一工藝過程形成；或者所述導電線與對應的所述柵電極材料相同，且通過同一工藝過程形成。

具體的，所述第一導電線521與所述柵電極位于同層，所以所述第一導電線521與所述柵電極材料相同且通過同一工藝過程形成；所述第二導電線522與所述導電線段533位于同層，所以所述第二導電線522與所述導電線段533材料相同且通過同一工藝過程形成。

綜上，本發明通過在平行襯底表面的平面內，所述連接線結構的投影和所述導電層的投影部分或者全部重疊，從而避免在所述連接墊結構兩側設置連接線結構。所以連接墊結構兩側的切割道無需包括用于設置連接線結構的區域，能夠減小切割道的寬度，從而減小所述測試器件占用晶圓的面積，節省晶圓面積。

雖然本發明披露如上，但本發明并非限定于此。任何本領域技術人員，在不脫離本發明的精神和范圍內，均可作各種更動與修改，因此本發明的保護范圍應當以權利要求所限定的范圍為準。