技術總結
實現半導體集成電路的可靠性提高。半導體集成電路(40)具備:第一導電型的半導體層(1c),其隔著絕緣層(1b)設置于支承基板(1a)上;第二導電型的第一阱區(2),其設置于半導體層(1c)的上部,且與絕緣層(1b)相離;第一導電型的第二阱區(3),其設置于第一阱區(2)的上部;以及第一導電型的分離區(5),其以包圍第一阱區(2)的方式設置于半導體層(1c)的上部,且與第一阱區(2)及絕緣層(1b)相離。
技術研發人員:菅野博;澄田仁志;山路將晴
受保護的技術使用者:富士電機株式會社
文檔號碼:201580040953
技術研發日:2015.12.28
技術公布日:2017.05.10