半導體集成電路的制作方法

本發明涉及一種半導體集成電路，特別涉及一種有效應用于對開關元件進行驅動的高耐壓IC等半導體集成電路的技術。

背景技術：

主要在低容量的逆變器中，通過高耐壓IC(HVIC)對電力變換用橋電路的開關元件進行驅動。該高耐壓IC一般來說具備高端(high side)驅動電路、低端(low side)驅動電路、電平移位器(level shifter)、控制電路等。而且，該高耐壓IC根據從輸入端子輸入的信號，從輸出端子輸出使開關元件的柵極導通、截止來進行驅動的驅動信號。在電力變換用橋電路中，接收到來自高耐壓IC的信號的高端電路的開關元件進行動作，由此進行電力變換。

對高端電路進行驅動的高端驅動電路由作為絕緣柵型場效應晶體管的p溝道MOSFET和n溝道MOSFET以互補的方式連接而成的CMOS(互補型MOS)電路構成。p溝道MOSFET構成在設置于p型半導體基板的上部的n型阱區。n溝道MOSFET構成在設置于n型阱區的上部的p型阱區。高端驅動電路以VS電位為基準電位、以VB電位為電源電位來進行動作，基于從電平移位電路接收到的信號來從輸出端子輸出驅動信號。VB電位是施加于高耐壓IC的最高電位，在未受噪聲影響的通常狀態下，通過自舉電容器等而被保持為比VS電位高15V左右。VS電位是作為電力變換用橋電路的高壓側開關元件與低壓側開關元件之間的連接點的輸出節點部的電位，在電力變換的過程中在0V至數百V之間變化，還有時變為負的電位。

在這種高耐壓IC中，有時會被輸入由于開關元件的動作而產生的各種噪聲，因此在高耐壓IC的設計中，實現耐受住該噪聲以不引起誤動作、不能動作的噪聲耐量、從而確保高可靠性是很重要的。為了提高噪聲耐量，需要抑制寄生元件的動作，特別是，抑制高端電路形成區正下方(高壓側開關元件驅動電路周邊)的沿基板縱向形成的寄生元件的動作是很重要的。這是由于，基板縱向的寄生元件面積大而容易流過大電流。

此外，專利文獻1中公開了以下技術：通過在p型半導體基板與n型半導體層之間設置n型高濃度埋入區，來抑制寄生pnp晶體管的動作。另外，專利文獻2中公開了以下半導體裝置：能夠使用SOI基板來抑制由dv/dt浪涌引起的使寄生電容充放電的位移電流的產生。

專利文獻1：日本特開2004-47937號公報

專利文獻2：日本特開2011-103429號公報

技術實現要素：

發明要解決的問題

本發明的目的在于提供一種能夠實現半導體集成電路的可靠性提高的技術。

用于解決問題的方案

為了達到上述目的，本發明的一個方式所涉及的半導體集成電路具備：第一導電型的半導體層，其隔著絕緣層設置于支承基板上；第二導電型的第一阱區，其設置于半導體層的上部，且與絕緣層相離；第一導電型的第二阱區，其設置于第一阱區的上部；以及第一導電型的分離區，其以包圍第一阱區的方式設置于半導體層的上部，且與第一阱區及絕緣層相離。

通過本說明書的描述和附圖，本發明的上述以及其它目的和新的特征會變得明確。

發明的效果

根據本發明，能夠實現半導體集成電路的可靠性提高。

附圖說明

圖1是表示本發明的第一實施方式所涉及的半導體集成電路的概要結構的電路圖。

圖2是表示在本發明的第一實施方式所涉及的半導體集成電路中高端驅動電路形成區中的各半導體區的平面布局的主要部分俯視圖。

圖3是表示沿著圖2的II-II線的截面構造的主要部分截面圖。

圖4是表示在本發明的第一實施方式所涉及的半導體集成電路中耗盡層的擴展的主要部分截面圖。

圖5是表示本發明的第一實施方式所涉及的半導體集成電路的耗盡層仿真結果的一例的圖。

圖6是表示將本發明的第一實施方式所涉及的半導體集成電路安裝在布線基板上的狀態的主要部分截面圖。

圖7是對圖6的一部分進行了放大的主要部分截面圖。

圖8是表示本發明的第二實施方式所涉及的半導體集成電路的概要結構的電路圖。

圖9是表示使用了本發明的第二實施方式所涉及的半導體集成電路的降壓轉換器的概要結構的電路圖。

圖10是以往的半導體集成電路的主要部分截面圖。

具體實施方式

下面，參照附圖來詳細說明本發明的第一實施方式和第二實施方式所涉及的半導體集成電路。

在本說明書中，關于“第一主電極區”，在場效應晶體管(FET)、靜電感應晶體管(SIT)中，“第一主電極區”表示作為源極區和漏極區中的任一方的半導體區。在絕緣柵型雙極晶體管(IGBT)中，“第一主電極區”表示作為發射極區和集電極區中的任一方的半導體區，在靜電感應晶閘管(SI晶閘管)、門極可關斷晶閘管(GTO)中，“第一主電極區”表示作為陽極區和陰極區中的任一方的半導體區。關于“第二主電極區”，在FET、SIT中，“第二主電極區”表示未成為上述第一主電極區的、作為源極區和漏極區中的任一方的半導體區，在IGBT中，“第二主電極區”表示未成為上述第一主電極區的、作為發射極區和集電極區中的任一方的區，在SI晶閘管、GTO中，“第二主電極區”表示未成為上述第一主電極區的、作為陽極區和陰極區中的任一方的區。即，如果第一主電極區是源極區，則第二主電極區表示漏極區，如果第一主電極區是發射極區，則第二主電極區表示集電極區，如果第一主電極區是陽極區，則第二主電極區表示陰極區。在下面的第一實施方式和第二實施方式中，著眼于使用絕緣柵型場效應晶體管的功率IC來進行說明，因此將源極區稱為“第一主電極區”，將漏極區稱為“第二主電極區”。

在下面的第一實施方式和第二實施方式的說明中，例示性地說明第一導電型為p型、第二導電型為n型的情況，但是也可以將導電型選擇為相反的關系，將第一導電型設為n型，將第二導電型設為p型。另外，在本說明書和附圖中，標記有n或p的層、區分別表示在該層、區中電子或空穴為多數載流子。另外，以上角標的方式附記于p或n的+和-分別表示是與未附記+和-的半導體區相比雜質濃度相對高或相對低的半導體區。并且，在下面的說明中，“上表面”、“下表面”等的“上”、“下”的定義是所圖示的截面圖上的單純的表達上的問題，例如，如果將半導體集成電路的方位改變90°后進行觀察，則“上”、“下”的叫法變成“左”、“右”，如果將半導體集成電路的方位改變180°后進行觀察，則“上”、“下”的叫法的關系會反過來，這是理所當然的。

此外，在下面的第一實施方式和第二實施方式的說明和附圖中，對相同的結構標注同一標記，并省略重復的說明。另外，為了易于觀察或易于理解，第一實施方式和第二實施方式中說明的附圖沒有按照準確的刻度、尺寸比來描繪。只要不超過本發明的宗旨，本發明就不限定于下面說明的第一實施方式和第二實施方式的記載。

(第一實施方式)

如圖1所示，本發明的第一實施方式所涉及的半導體集成電路40是具備控制電路31、電平移位電路32、高端驅動電路33以及低端驅動電路(未圖示)等的功率IC。另外，第一實施方式所涉及的半導體集成電路40是例如將作為電力變換用橋電路的一個相的電力變換部50作為驅動對象進行驅動的高耐壓的功率IC。該第一實施方式所涉及的半導體集成電路40根據從輸入端子41輸入的信號，從輸出端子42輸出使構成電力變換部50的開關元件的柵極導通、截止來進行驅動的驅動信號。

如圖1所示，在電力變換部50中，將高壓側開關元件S1與低壓側開關元件S2串聯連接來構成了高端電路。高壓側開關元件S1和低壓側開關元件S2例如由IGBT等有源元件構成。對高壓側開關元件S1及低壓側開關元件S2分別反向并聯連接有續流二極管FWD1、FWD2。

高壓側開關元件S1和低壓側開關元件S2串聯連接于作為正極側的高壓的主電源HV與作為該主電源HV的負極側的地(GND)電位之間。被施加作為第二電位的VS電位的VS端子43連接于高壓側開關元件S1與低壓側開關元件S2之間的連接點51。該連接點51是作為電力變換用橋電路的一個相的電力變換部50的輸出點。在連接點51與GND電位之間連接有低壓側開關元件S2。在連接點51處，作為負載57而例如連接電動機等。

在半導體集成電路40的動作中，通過構成高端電路的高壓側開關元件S1和低壓側開關元件S2互補地被導通、截止，施加于VS端子43的VS電位在主電源HV的高電位側電位(例如400V左右)與低電位側電位(GND電位)之間反復上升和下降，在0V至數百V之間變動。

高端驅動電路33具備柵極驅動電路34。柵極驅動電路34由例如n溝道MOSFET(以下稱為nMOS)36與例如p溝道MOSFET(以下稱為pMOS)35以互補的方式串聯連接而成的CMOS電路構成，所述nMOS 36作為第二導電型溝道的第一場效應晶體管，是有源元件，所述pMOS 35作為第一導電型溝道的第二場效應晶體管，是有源元件。具體地說，pMOS 35的源極連接于VB端子44，pMOS 35的漏極連接于nMOS 36的漏極。nMOS 36的源極連接于VS端子43。

柵極驅動電路34以施加于VS端子43的VS電位為基準電位、以施加于VB端子44的作為第一電位的VB電位為電源電位來進行動作，基于從電平移位電路32接收到的信號來從輸出端子42輸出驅動信號以對高壓側開關元件S1進行驅動。

控制電路31以施加于GND(地)端子46的GND電位為基準電位、以施加于VCC端子45的VCC電位為電源電位來進行動作，生成用于使高壓側開關元件S1導通、截止的低端電平的導通截止信號以及用于使低壓側開關元件導通、截止的低端電平的導通截止信號。GND電位是共同電位。

電平移位電路32將由控制電路31生成的低端電平的導通截止信號變換為高端電平的導通截止信號。

在第一實施方式所涉及的半導體集成電路40中，在對高壓側開關元件S1進行驅動的情況下，通過控制電路31生成用于使高壓側開關元件S1導通、截止的低端電平的導通截止信號。該低端電平的導通截止信號在通過電平移位電路32被變換為高端電平的導通截止信號之后，輸入到高端驅動電路33。

從控制電路31輸入到高端驅動電路33的導通截止信號經由柵極驅動電路34被輸入到高壓側開關元件S1的柵極。高壓側開關元件S1基于來自控制電路31的導通截止信號而被導通、截止。

在VCC端子45與VB端子44之間連接有作為外置元件的自舉二極管55。另外，在VB端子44與VS端子43之間連接有作為外置元件的自舉電容器56。這些自舉二極管55和自舉電容器56生成高壓側開關元件S1的驅動電源。

VB電位是施加于半導體集成電路40的最高電位，在未受噪聲影響的通常狀態下，通過自舉電容器56而被保持為比VS電位高15V左右。VS電位是電力變換用橋電路的高壓側開關元件S1與低壓側開關元件S2之間的連接點(輸出節點部)51的電位，在電力變換的過程中在0V至數百V之間變化，還有時變為負的電位。

接著，說明第一實施方式所涉及的半導體集成電路40的具體構造。

如圖2和圖3所示，在第一實施方式所涉及的半導體集成電路40中，通過在半導體基體1上利用自隔離型IC工藝制作的元件隔離構造來構成功率IC。半導體基體1為以下結構：在支承基板1a上隔著絕緣層1b而設置有第一導電型(p^-型)的半導體層1c。作為支承基板1a，例如使用第一導電型(p^-型)的單晶硅基板。絕緣層1b例如由氧化硅膜形成。半導體層1c例如由電阻率為100Ωcm左右以上的單晶硅基板構成。即，半導體基體1為SOI(Silicon on Insulator：絕緣體上硅)構造。

如圖3所示，在半導體層1c的作為主表面側的上表面側的上部(表層部)選擇性地設置有第二導電型(n型)的第一阱區2，在該第一阱區2的上部選擇性地設置有第一導電型(p^-型)的第二阱區3。另外，在半導體層1c的上部選擇性地設置有第二導電型(n^-型)的耐壓區(阱區)4和第一導電型(p^-型)的分離區(阱區)5。第一阱區2和第二阱區3分別設置于半導體基體1的高端驅動電路形成區1A。第一阱區2例如以1×10¹⁴～1×10¹⁷/cm³左右的雜質濃度形成。第二阱區3例如以1×10¹⁴～1×10¹⁸/cm³左右的雜質濃度形成。

如圖2和圖3所示，第一阱區2與耐壓區4相接，且周圍被耐壓區4包圍。耐壓區4與分離區5相接，且周圍被分離區5包圍。即，耐壓區4設置在第一阱區2與分離區5之間，與第一阱區2及分離區5分別相接。耐壓區4以比第一阱區2的雜質濃度低的雜質濃度形成。分離區5以比半導體層1c的雜質濃度高的雜質濃度形成。

如圖3所示，pMOS 35是構成于第一阱區2的上部的有源元件。nMOS 36是構成于第二阱區3的上部的有源元件。第一阱區2是將pMOS 35從半導體層1c電分離的分離區，第二阱區3是將nMOS 36從第一阱區2電分離的分離區。

pMOS 35具有：溝道形成區，其由第一阱區2形成；柵極絕緣膜16，其選擇性地設置于半導體層1c的上表面的、第一阱區2的表面；以及柵極電極18，其隔著柵極絕緣膜16設置于溝道形成區上。另外，pMOS 35具有：第一導電型(p⁺型)的第一主電極區(源極區)12，其選擇性地設置于第一阱區2的上部；以及第一導電型(p⁺型)的第二主電極區(漏極區)13，其選擇性地設置于第一阱區2的上部，且與第一主電極區12以夾著溝道形成區的方式相離。

nMOS 36具有：溝道形成區，其由第二阱區3形成；柵極絕緣膜15，其選擇性地設置于半導體層1c的上表面的、第二阱區3的表面；以及柵極電極17，其隔著柵極絕緣膜15設置于溝道形成區上。另外，nMOS 36具有：第二導電型(n⁺型)的第一主電極區(源極區)6，其選擇性地設置于第二阱區3的上部；以及第二導電型(n⁺型)的第二主電極區(漏極區)7，其選擇性地設置于第二阱區3的上部，且與第一主電極區6以夾著溝道形成區的方式相離。

柵極絕緣膜15及16分別例如由二氧化硅膜形成。柵極電極17及18分別例如由導入有用于降低電阻值的雜質的多晶硅膜形成。pMOS 35的第一主電極區12及第二主電極區13分別以比第一阱區2的雜質濃度高的雜質濃度形成。nMOS 36的第一主電極區6及第二主電極區7分別以比第二阱區3的雜質濃度高的雜質濃度形成。

此外，作為二氧化硅膜，存在利用熱氧化法形成的熱氧化膜、利用化學氣相沉積(CVD)法形成的沉積氧化膜，而在MOSFET中，優選的是將致密性優良的熱氧化膜用作柵極絕緣膜15、16。在第一實施方式中，說明了使用由二氧化硅膜形成柵極絕緣膜15、16的MOSFET的情況，但是作為晶體管，也可以是由氮化硅膜、或氮化硅膜與氧化硅膜等的層疊膜形成柵極絕緣膜的MISFET。

如圖3所示，在第一阱區2的上部選擇性地設置有雜質濃度比該第一阱區2的雜質濃度高的第二導電型(n⁺型)的第一接觸區8。在第一阱區2及耐壓區4的上部跨該第一阱區2和耐壓區4地選擇性地設置有第二導電型(n⁺型)的第三接觸區9。該第三接觸區9以比第一阱區2和耐壓區4的雜質濃度高的雜質濃度形成。在第二阱區3的上部選擇性地設置有雜質濃度比該第二阱區3的雜質濃度高的第一導電型(p⁺型)的第二接觸區14。

如圖3所示，在半導體層1c的上表面上以覆蓋柵極電極17及18的方式設置有層間絕緣膜20。在該層間絕緣膜20上，分別設置有接地電極5a、源極電極6a、漏極電極7a、第一接觸電極8a、第三接觸電極9a、源極電極12a、漏極電極13a、第二接觸電極14a。這些電極5a、6a、7a、8a、9a、12a、13a及14a例如由鋁膜形成。

如圖3所示，接地電極5a經由埋入層間絕緣膜20中的導電性插塞(plug)5b而與分離區5電連接。源極電極6a經由埋入層間絕緣膜20中的導電性插塞6b而與第一主電極區(源極區)6電連接。漏極電極7a經由埋入層間絕緣膜20中的導電性插塞7b而與第二主電極區(漏極區)7電連接。

如圖3所示，第一接觸電極8a經由埋入層間絕緣膜20中的導電性插塞8b而與第一接觸區8電連接。第三接觸電極9a經由埋入層間絕緣膜20中的導電性插塞9b而與第三接觸區9電連接。

如圖3所示，源極電極12a經由埋入層間絕緣膜20中的導電性插塞12b而與第一主電極區(源極區)12電連接。漏極電極13a經由埋入層間絕緣膜20中的導電性插塞13b而與第二主電極區(漏極區)13電連接。第二接觸電極14a經由埋入層間絕緣膜20中的導電性插塞14b而與第二接觸區14電連接。

根據圖1和圖3可知，接地電極5a與圖1所示的GND端子46電連接，經由該GND端子46而被施加GND電位。源極電極6a及第二接觸電極14a與圖1所示的VS端子43電連接，經由該VS端子43而被施加VS電位。第一接觸電極8a、第三接觸電極9a、源極電極12a與圖1所示的VB端子44電連接，經由該VB端子44而被施加VB電位。

即，對分離區5施加作為基準電位的GND電位。另外，經由跨第一阱區2和耐壓區4地設置的第三接觸區9以及設置于第一阱區2的內部的第一接觸區8對第一阱區2和耐壓區4施加與GND電位不同的作為第一電位的VB電位。另外，經由第二接觸區14對第二阱區3施加與GND電位及VB電位不同的作為第二電位的VS電位。另外，對pMOS 35的第一主電極區12施加VB電位，對nMOS36的第一主電極區6施加VS電位。

如圖2所示，第一接觸區8被配置為：第一接觸區8的俯視形狀形成為L字形，第一接觸區8的沿pMOS 35的柵極寬度方向(柵極電極18的長邊方向)延伸的第一部分與pMOS 35的第一主電極區(源極區)12接觸，第一接觸區8的從該第一部分沿pMOS 35的柵極長度方向(柵極電極18的寬度方向)延伸的第二部分與pMOS 35的第一主電極區12及第二主電極區13相離。

如圖2所示，第二接觸區14的俯視形狀形成為コ字形，第二接觸區14以包圍nMOS 36的方式配置。第二接觸區14被配置為：第二接觸區14的沿nMOS 36的柵極寬度方向(柵極電極17的長邊方向)延伸的第一部分與nMOS 36的第一主電極區(源極區)6接觸，第二接觸區14的從該第一部分沿nMOS 36的柵極長度方向(柵極電極17的寬度方向)延伸的第二部分以及從該第二部分沿nMOS 36的柵極寬度方向延伸的第三部分與nMOS 36的第一主電極區6及第二主電極區7相離。

第三接觸區9由以包圍pMOS 35和nMOS 36的周圍的方式呈環狀延伸的環狀平面圖案構成。

如圖3所示，第一阱區2、耐壓區4以及分離區5分別設置于半導體層1c的上部且與半導體層1c的下表面側的絕緣層1b相離。換言之，半導體層1c構成為使第一阱區2、耐壓區4、分離區5分別與絕緣層1b相離的厚度。

絕緣層1b設置成覆蓋半導體層1c的下表面的整面，與第一阱區2的整個底面相向。即，在第一阱區2的正下方，與第一阱區2及支承基板1a的下表面相離地設置有絕緣層1b。

第一實施方式所涉及的半導體集成電路40構成圖6所示的半導體芯片30。作為半導體集成電路40的半導體芯片30如圖6所示那樣安裝于布線基板70。在布線基板70中，在例如由陶瓷等絕緣性材料形成的芯材71的上表面配置有由導電性的金屬材料形成的芯片焊盤72和線連接部73。芯片焊盤72與線連接部73彼此形成為一體并被電連接。另外，在芯材71的上表面設置有由絕緣性的材料形成的保護膜74，芯片焊盤72和線連接部73分別從設置于該保護膜74的開口部暴露。

如圖7所示，半導體芯片30經由構成半導體基體1的支承基板1a的下表面與芯片焊盤72的上表面之間的例如由導電性的銀漿形成的粘接材料80而粘接固定于芯片焊盤72。如圖6所示，在半導體芯片30的上表面設置有GND端子46，該GND端子46經由鍵合線(Bonding Wire)81而與線連接部73電連接。

雖然在圖6和圖7中未圖示，但是對芯片焊盤72和線連接部73施加GND電位。在該情況下，支承基板1a的下表面被施加GND電位，因此支承基板1a也被施加GND電位從而電位被固定。對該基板下表面施加GND電位是基于以下目的等而實施的：在將半導體芯片30安裝于布線基板70之后，避免半導體芯片30作為雜散電容對其它半導體芯片、電路產生影響；使半導體芯片30中的電源電位穩定。

作為第一電位的VB電位和作為第二電位的VS電位是使第一阱區2與第二阱區3之間的pn結界面部在半導體集成電路40的通常動作下反向偏置的電位。

第一實施方式所涉及的半導體集成電路40使用了自隔離型IC工藝。在利用自隔離型IC工藝制作出的半導體集成電路40中，如圖3所示，在高端驅動電路形成區1A形成有由p^-型的第二阱區3、n型的第一阱區2以及p^-型的半導體層1c形成的寄生pnp雙極晶體管29。該寄生pnp雙極晶體管29的基極、發射極、集電極為與VB端子44、VS端子43、GND端子46分別連接的狀態。

在半導體集成電路40的通常動作中，作為電源電位的VB電位比作為中間電位的VS電位高，因此寄生pnp雙極晶體管29不進行動作。然而，在由于負電壓浪涌而VB電位下降為比VS電位低了作為硅的pn結界面部的擴散電位的0.6V以上的情況下，即在成為VB電位<(VS電位-0.6[V])的電位關系的情況下，寄生pnp雙極晶體管29成為導通狀態。

說明成為VB電位<(VS電位-0.6[V])的電位關系的原因，如圖1所示，在利用半導體集成電路40對電力變換部50進行驅動的情況下，例如在VB端子44與VS端子43之間連接有作為外置元件的自舉電容器56。通過充入到該自舉電容器56中的電荷，施加于VB端子44的VB電位與施加于VS端子43的VS電位之間的電位差(VB-VS間電壓)被保持。VB端子44上連接有自舉二極管55、其它布線等。另外，VS端子43上連接有負載57、其它布線等。在VB端子44與VS端子43上連接之物不同，在VB端子44與VS端子43上附加的寄生電容不同，因此有時在VB電位發生變動的情況下VS電位無法充分地追隨。因此，在VB電位由于負電壓浪涌而發生變動時，有時無法保持VB電位與VS電位之間的電位差。因而，在VB電位與VS電位的變動的差異大的情況下，存在VB電位<(VS電位-0.6[V])的情況。

在此，說明以往的半導體集成電路，如圖10所示，在以往的半導體集成電路(高耐壓IC)400中，與第一實施方式所涉及的半導體集成電路40不同，使用了單層的p^-型的半導體基板(塊體(bulk)基板)100，因此形成由p^-型的第二阱區300、n型的第一阱區200以及p^-型的塊體基板100形成的寄生pnp雙極晶體管290。若參照圖1，則該寄生pnp雙極晶體管290的基極、發射極、集電極為與VB端子44、VS端子43、GND端子46分別連接的狀態。另外，在將這種以往的半導體集成電路400與第一實施方式所涉及的半導體集成電路40同樣地安裝于布線基板70的情況下，塊體基板100的下表面的電位被固定為GND電位。

在成為VB電位<(VS電位-0.6[V])的電位關系從而寄生pnp雙極晶體管290變為導通狀態時，在以往的半導體集成電路(高耐壓IC)400中，在塊體基板100的下表面的電位被固定為GND電位的情況下，在被施加了高端電路側的高電壓(HV的高電位側電位)的VS端子43與GND端子46之間、即在從設置于塊體基板100的上部的第二阱區300至塊體基板100的下表面的電流路徑上流過大電流。因此，半導體集成電路400由于大電流所引起的發熱而產生誤動作、動作不良，成為可靠性下降的主要原因。說明在從第二阱區300至塊體基板100的下表面的電流路徑上流過大電流的原因則如下：基板縱向的寄生pnp雙極晶體管290的面積大，從第二阱區300至塊體基板100的下表面的電流路徑的面積也大，因此流過大電流。

與此相對，在第一實施方式所涉及的半導體集成電路40中，如圖3所示，在第一阱區2的正下方設置有絕緣層1b且該絕緣層1b與第一阱區2及支承基板1a的下表面分別相離。因而，寄生pnp雙極晶體管29的基板縱向的電流路徑(從第二阱區3至支承基板1a的下表面的電流路徑)被絕緣層1b切斷，并且寄生pnp雙極晶體管29的集電極與支承基板1a的下表面分離，因此能夠降低寄生pnp雙極晶體管29的電流放大率H_FE，從而能夠抑制寄生pnp雙極晶體管29的動作。其結果，能夠防止半導體集成電路40由于在寄生pnp雙極晶體管29的動作下流過大電流所引起的發熱而產生誤動作、動作不良，因此能夠實現第一實施方式所涉及的半導體集成電路40的可靠性提高。

在半導體集成電路40的通常動作中，如圖4所示，在p^-型的半導體層1c及p^-型的分離區5與n型的第一阱區2及n^-型的耐壓區4之間的pn結界面部產生耗盡層10。當該耗盡層10與絕緣層1b接觸時電壓分布發生變化，因此成為耐壓劣化的主要原因。因而，在第一實施方式所涉及的半導體集成電路40中，半導體層1c的厚度d_soi為不使耗盡層10與絕緣層1b接觸的厚度、換言之使耗盡層10與絕緣層1b相離的厚度。

圖5是表示第一實施方式所涉及的半導體集成電路40的耗盡層仿真結果的一例的圖。參照圖4，圖5的數據是計算以下的耗盡層10的長度d_dep而得到的數據：該耗盡層10的長度d_dep是在以使第一阱區2與半導體層1c之間的pn結界面部反向偏置的方式施加了電位時從該第一阱區2與半導體層1c之間的pn結界面部擴展(延伸)到半導體層1c側的耗盡層10的長度d_dep。另外，在數據的計算中，作為半導體層1c的電阻率，例如使用350Ωcm和100Ωcm的值，作為第一阱區2的雜質濃度，例如使用2×10¹⁶/cm³的值。

在半導體集成電路40中，作為耐壓規格，主要存在600V規格和1200V規格。在電阻率為350Ωcm的情況下，如圖5中的實線所示，在VS電位為600V時的耗盡層10的長度d_dep為約150μm左右，在VS電位為1200V時的耗盡層10的長度d_dep為約200μm左右。第一阱區2的深度為約10μm左右，因此考慮該第一阱區2的深度來以使耗盡層10與絕緣層1b相離的方式設定半導體層1c的厚度d_soi。在600V規格的情況下，優選的是將半導體層1c的厚度d_soi設為160μm(150μm+10μm)以上。另外，在1200V規格的情況下，優選的是將半導體層1c的厚度d_soi設為210μm(200μm+10μm)以上。另外，當考慮耐壓余量而將VS電位設為1700V時，耗盡層10的長度d_dep為約250μm左右，因此在該情況下優選的是將半導體層1c的厚度d_soi設為260μm(250μm+10μm)以上。另外，當將VS電位設為比600V規格低的400V時，耗盡層10的長度d_dep為約110μm左右，因此在該情況下，優選的是將半導體層1c的厚度d_soi設為120μm(110μm+10μm)以上。如以上那樣，如果規格耐壓變低則能夠隨之使半導體層1c的厚度d_soi變薄。

另外，采用另一種表達方式則如下：關于第一阱區2的底面與絕緣層1b之間的距離L₁，優選的是，在600V規格的情況下將距離L₁設為150μm以上，在1200V規格的情況下將距離L₁設為200μm以上，在將VS電位設為1700V的情況下將距離L₁設為250μm以上，在將VS電位設為400V的情況下將距離L₁設為110μm以上。總之，通過使半導體層1c的厚度d_soi變厚來避免耗盡層10與絕緣層1b接觸。圖5中以點線示出了例如使用100Ωcm的值來作為半導體層1c的電阻率的情況。在該情況下，也與上述的350Ωcm的情況同樣地考慮，在將VS電位設為600V的情況下優選的是將第一阱區2的底面與絕緣層1b之間的距離L₁設為80μm以上。

在耗盡層10與絕緣層1b接觸的情況下，為了通過絕緣層1b來確保耐壓而需要使絕緣層1b為2μm以上的厚度，但是在第一實施方式所涉及的半導體集成電路40中，通過使半導體層1c的厚度d_soi變厚來避免耗盡層10與絕緣層1b接觸，因此無需使絕緣層1b變厚，即使是不足1μm的厚度也不影響耐壓。

在VB電位由于負電壓浪涌而下降為比VS電位低了0.6V以上的情況下，寄生pnp雙極晶體管29的集電極電流在從第一阱區2的底面經由半導體層1c到達分離區5的電流路徑中流動，并被拉出到被施加GND電位的接地電極5a。關于該電流路徑，通過擴寬第一阱區2與分離區5之間的耐壓區4的寬度W_n，能夠提高電阻成分，因此能夠降低寄生pnp雙極晶體管29的電流放大率H_FE，從而能夠抑制寄生pnp雙極晶體管29的動作。為了確保耐壓，耐壓區4的寬度W_n通常在600V規格下為約100μm左右、在1200V規格下為約200μm左右。如果為該耐壓區4的寬度W_n，則從第一阱區2的底面經由半導體層1c到達分離區5的電流路徑的電阻成分高，因此寄生pnp雙極晶體管29的集電極電流不會變為大電流地流向接地電極5a。

如圖6所示，作為第一實施方式所涉及的半導體集成電路40的半導體芯片30在安裝工序中，以在與布線基板70的芯片焊盤72之間介有粘接材料80的方式粘接固定于該芯片焊盤72。此時，粘接材料80如圖7所示那樣蔓延到半導體芯片30的側面。在粘接材料80蔓延到半導體芯片30的側面而與半導體層1c的側面接觸的情況下，形成從半導體層1c的側面經由粘接材料80到達芯片焊盤72的電流路徑，從而成為寄生pnp雙極晶體管29的集電極電流經由該電流路徑流向芯片焊盤72這樣的不良狀況的主要原因。然而，在第一實施方式所涉及的半導體集成電路40中，在絕緣層1b的下表面具備支承基板1a，因此與不具備支承基板1a的情況相比，能夠抑制蔓延到半導體芯片30的側面的粘接材料80與半導體層1c的側面接觸的不良狀況，因此能夠抑制寄生pnp雙極晶體管29的集電極電流所流動的電流路徑。

此外，在第一實施方式中，說明了在半導體層1c的下表面的整面設置絕緣層1b的情況，但是也可以在半導體層1c的下表面以至少與第一阱區2相向的方式選擇性地設置絕緣層1b。

另外，在第一實施方式中，說明了在安裝半導體芯片30時將支承基板1a的下表面的電位固定為GND電位的情況。然而，在半導體芯片30的安裝中，也存在不將支承基板1a的下表面固定為GND電位、而是設為浮置(floating)狀態的情況。第一實施方式所涉及的半導體集成電路40即使以浮置狀態安裝也沒有問題，因此能夠兼用于將支承基板1a的下表面的電位固定的情況和電位不固定的情況這兩種情況。

(第二實施方式)

如圖8所示，本發明的第二實施方式所涉及的半導體集成電路40C是具備控制電路31、電平移位電路32、驅動電路33a等的功率IC。如圖8所示，該半導體集成電路40C例如將降壓轉換器60的開關元件S3作為驅動對象來進行驅動。如圖9所示，降壓轉換器60由二極管61、電容器62、線圈63以及開關元件S3等構成。開關元件S3例如由IGBT等有源元件構成。

驅動電路33a具備柵極驅動電路34a。該柵極驅動電路34a為與第一實施方式的柵極驅動電路34同樣的結構。具體地說，pMOS 35的源極連接于VB端子44，pMOS 35的漏極連接于nMOS 36的漏極。nMOS 36的源極連接于VS端子43。構成降壓轉換器60的開關元件S3的柵極連接于pMOS 35與nMOS 36之間的連接點。

柵極驅動電路34a以施加于VS端子43的作為第二電位的VS電位為基準電位、以施加于VB端子44的作為第一電位的VB電位為電源電位來進行動作，基于從電平移位電路32接收到的信號來從輸出端子42輸出驅動信號以對降壓轉換器60的開關元件S3進行驅動。

參照圖3來進行說明，在像這樣對降壓轉換器60的開關元件S3進行驅動的第二實施方式所涉及的半導體集成電路40C中，也與第一實施方式同樣地，能夠抑制由p^-型的第二阱區3、n^-型的第一阱區2、p^-型的半導體層1c形成的寄生pnp雙極晶體管29的動作。

此外，在第二實施方式中，說明了對降壓轉換器60的開關元件S3進行驅動的半導體集成電路，但是本發明并不限定于此，例如能夠應用于對升降轉換器、反激轉換器(flyback converter)、正激轉換器(forward converter)等的開關元件進行驅動的半導體集成電路。

以上，基于上述實施方式具體地說明了本發明，但是本發明并不限定于上述實施方式，能夠在不脫離其宗旨的范圍內進行各種變更，這是理所當然的。

如以上那樣，本發明所涉及的半導體集成電路能夠實現可靠性提高，在對開關元件進行驅動的高耐壓IC等半導體集成電路中有用。

附圖標記說明

1：半導體基體；1a：支承基板；1b：絕緣層；1c：半導體層；1A：高端驅動電路形成區；2：第一阱區；3：第二阱區；4：耐壓區；5：分離區；5a：接地電極；5b、6b、7b、8b、9b、12b、13b、14b：導電性插塞；6：第一主電極區；6a：源極電極；7：第二主電極區；7a：漏極電極；8：第一接觸區；8a：第一接觸電極；9：第三接觸區；9a：第三接觸電極；12：第一主電極區；12a：源極電極；13：第二主電極區；13a：漏極電極；14：第二接觸區；14a：第二接觸電極；15、16：柵極絕緣膜；17、18：柵極電極；20：層間絕緣膜；30：半導體芯片；31：控制電路；32：電平移位電路；33：高端驅動電路；33a：驅動電路；34；34a：柵極驅動電路；35：p溝道MOSFET(pMOS)；36：n溝道MOSFET(nMOS)；40、40C：半導體集成電路；41：輸入端子；42：輸出端子；43：VS端子；44：VB端子；45：VCC端子；46：GND端子；50：電力變換部；51：連接點；55：自舉二極管；56：自舉電容器；57：負載；60：降壓轉換器；70：布線基板；71：芯材；72：芯片焊盤；73：線連接部；74：保護膜；FWD1、FWD2：續流二極管；S1：高壓側開關元件；S2：低壓側開關元件；S3：開關元件。