半導體裝置的制作方法

本發明涉及改善了對ESD噪聲的耐性的半導體裝置。

背景技術：

在可能產生“靜電放電”(ESD：Electro Static Discharge)的環境下工作的半導體裝置，優選降低ESD噪聲的影響。因為在ESD噪聲等輸入模擬電路等中時，將產生元件損壞和錯誤動作。因此，以往提出了幾種方法(例如，參照專利文獻1)。

現有技術文獻

專利文獻

專利文獻1：日本專利第4978998號公報

技術實現要素：

發明要解決的問題

但是，在將功能不同的第1電路和第2電路串聯連接的情況下，降低ESD噪聲等的影響用的研究尚未被公知。

本發明正是鑒于這種問題而完成的，其目的在于，提供能夠降低ESD噪聲等的影響的半導體裝置。

用于解決問題的手段

為了解決上述目的問題，本發明的第1半導體裝置是具有多條引線的半導體裝置，其特征在于，該第1半導體裝置具有：串聯連接的第1電路及第2電路；第1端子，其對所述第1電路的第1電源線提供第1電位；第2端子，其對所述第2電路的第2電源線提供第2電位；第3端子，其與所述第1電路的信號傳輸線連接；以及第1保護電路，其與所述第3端子連接，在所述第3端子的電位相比于第1閾值升高的情況下，從所述第3端子向第4端子釋放電流，所述第1電源線和所述第2電源線相分離，而且所述第4端子不與所述第1電源線直接連接，而與所述引線電連接。

第1電路的第1電源線和第2電路的第2電源線相分離，因而本來一方電位的變動對另一方造成的影響較小，能夠穩定地進行電路動作。另一方面，在產生ESD噪聲等使得第3端子的電位大幅上升的情況下，電流從第1保護電路流入第4端子，第1電路得到保護。但是，在將第4端子與第1電源線直接連接的情況下，第1電源線的電源電位變動，第1電路錯誤動作，并且在第1電路和第2電路之間的發送及接收中產生錯誤動作。因此，在該半導體裝置中，第4端子不與第1電源線直接連接，而與引線連接。因此，在第1保護電路工作時，從第4端子輸出的ESD噪聲不會直接經由第1電源線流入第1電路，因而抑制第1電路的錯誤動作、第1電路和第2電路之間的發送及接收的錯誤動作。

另外，第2半導體裝置的特征在于，該第2半導體裝置具有：第1引線，其通過第1配線與所述第1端子連接；第4配線，其與所述第4端子連接；以及第1屏蔽配線，其位于所述第1配線和所述第4配線之間。

第1配線與第1電源線連接，因而當ESD噪聲疊加于第1配線上時，第1電源線的電位變動，在第4配線與第1配線相鄰的情況下，噪聲容易疊加在第1配線上。其原因在于，在ESD噪聲混入時，從第1保護電路向第4配線流過較大的噪聲電流。在這種情況下，如果第1屏蔽配線配置在第1配線和第4配線之間，則能夠將從第4配線朝向第1配線在空間中傳送的電磁波切斷，因此能夠抑制第1電源線的電位的變動。

上述的電路結構不僅用于電源線，也能夠用于地線等被提供固定電位的固定線，在應用兩者的情況下，能夠更有效地進行上述的錯誤動作抑制。

即，第3半導體裝置的特征在于，該第3半導體裝置具有：第5端子，其對所述第1電路的第1固定線提供第1固定電位；第6端子，其對所述第2電路的第2固定線提供第2固定電位；以及第2保護電路，其與所述第3端子連接，在所述第3端子的電位相比于第2閾值降低的情況下，從第7端子向所述第3端子流入電流，所述第1固定線和所述第2固定線相分離，而且所述第7端子在不經由所述第1固定線的情況下與所述引線電連接。

第1電路的第1固定線和第2電路的第2固定線相分離，因而本來一方電位的變動對另一方造成的影響較小，能夠穩定地進行電路動作。另一方面，在產生ESD噪聲等使得第3端子的電位大幅下降的情況下，電流從第2保護電路流入第7端子，第1電路得到保護。但是，在將第7端子與第1固定線直接連接的情況下，第1固定線的電位變動，第1電路錯誤動作，并且在第1電路和第2電路之間的發送及接收中產生錯誤動作。因此，在該半導體裝置中，第7端子不與第1固定線直接連接，而與引線連接。因此，在第2保護電路工作時，從第7端子輸出的ESD噪聲不直接經由第1固定線流入第1電路，因而抑制第1電路的錯誤動作、第1電路和第2電路之間的發送及接收的錯誤動作。

第4半導體裝置的特征在于，該第4半導體裝置具有：第5引線，其經由第5配線與所述第5端子連接；第7配線，其與所述第7端子連接；以及第2屏蔽配線，其位于所述第5配線和所述第7配線之間。

第5配線與第1固定線連接，因而當ESD噪聲疊加于第5配線上時，第1固定線的電位變動，在第5配線與第7配線相鄰的情況下，噪聲容易疊加在第7配線上。其原因是，在ESD噪聲混入時，從第2保護電路向第7配線流過較大的噪聲電流。在這種情況下，如果第2屏蔽配線配置在第5配線和第7配線之間，則能夠將從第7配線朝向第5配線在空間中傳送的電磁波切斷，因此能夠抑制第1固定線的電位的變動。

另外，第5半導體裝置的特征在于，還具有將一對二極管極性相反地并聯連接構成的第3保護電路，所述第3保護電路介于所述第1電源線和所述第4端子之間。

另外，第6半導體裝置的特征在于，還具有將一對二極管極性相反地并聯連接構成的第4保護電路，所述第4保護電路介于所述第1固定線和所述第7端子之間。

在制造半導體裝置時，在ESD噪聲輸入第3端子的情況下，第3保護電路及/或第4保護電路能夠消耗保護電路的輸出電流，因此ESD噪聲不會流入第1電路，第1電路得到保護。

發明效果

根據本發明的半導體裝置，能夠降低ESD噪聲等的影響。

附圖說明

圖1是半導體裝置的俯視圖。

圖2是半導體裝置的仰視圖。

圖3是示出半導體裝置的截面結構的圖。

圖4是示出第1電路的一例的電路圖。

圖5是示出第2電路的一例的電路圖。

圖6是半導體裝置的俯視圖。

圖7是比較例的半導體裝置的俯視圖。

圖8是示出接收差分輸入時的半導體裝置的輸入側的結構的圖。

圖9是第2(或者第3)保護電路的電路圖。

具體實施方式

下面，對實施方式的半導體裝置進行說明。另外，對相同的要素使用相同的標號，并省略重復說明。

圖1是半導體裝置的俯視圖。

該半導體裝置具有：半導體芯片10；晶片焊盤11，半導體芯片10固定于該晶片焊盤(die pad)11；多條引線(在該圖中是10條)，其分開配置在晶片焊盤11的周圍；以及封裝體12，其用樹脂對晶片焊盤11和引線進行模塑。另外，在圖1中，去除位于引線上部的樹脂模塑部分而進行圖示，以便能觀察能內部的連接關系。

圖2是半導體裝置的仰視圖。在封裝體12的背面中露出了四方形的晶片焊盤11的背面、各條引線的背面，因而能夠經由晶片焊盤11和引線進行散熱。

圖3是示出半導體裝置的截面結構的圖。包括半導體芯片10、晶片焊盤11、封裝體12及引線的半導體裝置主體被固定在配線電路基板13上。配線電路基板13也可以是多層配線基板。半導體芯片10和各種引線(在該圖中圖示了輸入引線INPUT和輸出引線OUTPUT)經由鍵合線(配線)相連接。半導體芯片10埋設在樹脂的封裝體12的內部。

返回到圖1，對電路結構進行說明。

該半導體裝置具有多條引線，由在半導體芯片10的表面上形成的電極焊盤構成各種端子。在半導體芯片10的內部形成有串聯連接的第1電路1及第2電路2，在第1電路1和第2電路2之間形成有緩沖電路3。在半導體芯片10的第1電路1的輸入側設有由二極管D1構成的第1保護電路和由二極管D2構成的第2保護電路。緩沖電路3用于在噪聲較大時降低第1電路1和第2電路2的信號傳遞的錯誤判定，可以使用施密特緩沖器。

在半導體芯片10上隔著未圖示的絕緣膜設有第1端子T1、第2端子T2、第3端子T3、第4端子T4、第5端子T5、第6端子T6、第7端子T7、第1屏蔽端子TS1、第2屏蔽端子TS2、第2電路側端子T10。

另外，為了便于說明，對提供給引線的電壓或者信號使用與引線相同的標號。即，假設對各引線VCC1、VCC2、GND1、GND2分別提供電位VCC1、VCC2、GND1、GND2。并且，對輸入引線INPUT(第3引線)提供輸入信號INPUT，從輸出引線OUTPUT獲取輸出信號OUTPUT。

第1端子T1與第1電路1的第1電源線DL1連接，對其提供第1電位(VCC1)，并通過配線W1與第1引線VCC1連接。第2端子T2與第2電路2的第2電源線DL2連接，對其提供第2電位(VCC2)，并通過配線W2與第2引線VCC2連接。第3端子T3與第1電路1的信號傳輸線連接，并通過配線W3與輸入引線INPUT連接。第4端子T4與二極管D1的陰極連接，并通過配線W4與引線VCC1連接。另外，各配線的電阻值比各引線的電阻值高。

第5端子T5與第1電路1的第1固定線GL1連接，對其提供第1固定電位(GND1：接地電位)，并經由配線W5與第5引線GND1連接。第6端子T6與第2電路2的第2固定線GL2連接，對其提供第2固定電位(GND2：接地電位)，并經由配線W6與第6引線GND2連接。第7端子T7與二極管D2的陽極連接，并經由配線W7與引線GND1連接。

第1屏蔽端子TS1經由第1屏蔽配線WS1與被固定為地電位的晶片焊盤11連接。第2屏蔽端子TS2經由第2屏蔽配線WS2與被固定為地電位的晶片焊盤11連接。

第2電路2的端子T10經由配線W10與輸出引線OUTPUT連接。

在此，在假設ESD噪聲疊加在輸入引線INPUT上時，第3端子T3的電位大幅變化。由二極管D1構成的第1保護電路與第3端子T3連接，在第3端子T3的電位比第1閾值(二極管D1的閾值電壓+第4端子T4的電位)升高的情況下，從第3端子T3向第4端子T4釋放電流。另一方面，由二極管D2構成的第2保護電路在第3端子T3的電位比第2閾值(二極管D2的閾值電壓+第7端子T7的電位)降低的情況下，電流從第7端子T7流入第3端子T3。

因此，通過第1及第2保護電路發揮作用，第1電路1的輸入側得到保護。

另外，第1電源線DL1和第2電源線DL2相分離，而且第4端子T4不與第1電源線DL1直接連接，而與引線VCC1電連接。并且，第1固定線GL1和第2固定線GL2相分離，而且第7端子T7在不經由第1固定線GL1的情況下與引線GND1電連接。

第1電路1的第1電源線DL1和第2電路2的第2電源線DL2相分離，因而本來一方電位的變動對另一方造成的影響較小，能夠穩定地進行電路動作。另一方面，在產生ESD噪聲等使得第3端子T3的電位大幅上升的情況下，電流從由二極管D1構成的保護電路流入第4端子T4，第1電路1得到保護。但是，在將第4端子T4與第1電源線DL1直接連接的情況下，第1電源線DL1的電源電位變動，第1電路1錯誤動作，并且在第1電路1和第2電路2之間的發送及接收中產生錯誤動作。

即，在圖7所示的比較例的電路中，在ESD噪聲疊加在第3端子T3上的情況下，從二極管D1輸出的ESD噪聲使第1電源線DL1的電位變動，使產生第1電路1中的錯誤動作。

在圖1的實施方式的半導體裝置中，第4端子T4不與第1電源線DL1直接連接，并且在不經由第1電源線DL1的情況下與引線VCC1連接。因此，在保護電路工作時，從第4端子T4輸出的ESD噪聲不會直接經由第1電源線DL1流入第1電路1，因而抑制第1電路1的錯誤動作、第1電路1和第2電路2之間的發送及接收的錯誤動作。

第1屏蔽配線WS1位于第1配線W1與第4配線W4之間。第1配線W1與第1電源線DL1連接，因而ESD噪聲疊加在第1配線W1上時，第1電源線DL1的電位變動，在第1配線W1與第4配線W4相鄰的情況下，噪聲容易疊加在第1配線W1上。其原因是，在ESD噪聲混入時，從第1保護電路向第4配線W4流過較大的噪聲電流。在本例中，第1屏蔽配線WS1配置在第1配線W1和第4配線W4之間，因而能夠將從第4配線W4朝向第1配線W1在空間中傳送的電磁波切斷，因此能夠抑制第1電源線DL1的電位的變動。

上述電路結構不僅應用于電源線，也能夠應用于被提供地線等固定電位的固定線，在應用兩者的情況下，能夠更有效地進行上述的錯誤動作抑制。

另外，第1電路1的第1固定線GL1和第2電路2的第2固定線GL2相分離，因而本來一方電位的變動對另一方造成的影響較小，能夠穩定地進行電路動作。另一方面，在產生ESD噪聲等而使得第3端子T3的電位大幅下降的情況下，電流從由二極管D2構成的第2保護電路流入第7端子T7，第1電路1得到保護。但是，在將第7端子T7與第1固定線GL1直接連接的情況下，第1固定線GL1的電位變動，第1電路1錯誤動作，并且在第1電路1和第2電路2之間的發送及接收中產生錯誤動作。

在本例的半導體裝置中，第7端子T7不與第1固定線GL1直接連接，并且不通過第1固定線GL1而與引線GND1連接。因此，在由二極管D2構成的第2保護電路工作時，從第7端子T7輸出的ESD噪聲不直接經由第1固定線GL1流入第1電路1，因而抑制第1電路1的錯誤動作、第1電路1和第2電路2之間的發送及接收的錯誤動作。

第2屏蔽配線WS2位于第5配線W5和第7配線W7之間。第5配線W5與第1固定線GL1連接，因而在ESD噪聲疊加在第5配線W5上時，第1固定線GL1的電位變動，在第5配線W5與第7配線W7相鄰的情況下，噪聲容易疊加在第7配線W7上。其原因是，在ESD噪聲混入時，從由二極管D2構成的第2保護電路向第7配線W7流過較大的噪聲電流。在這種情況下，如果第2屏蔽配線WS2配置在第5配線W5和第7配線W7之間，則能夠將從第7配線W7朝向第5配線W5在空間中傳送的電磁波切斷，因此能夠抑制第1固定線GL1的電位的變動。

上述第1電路1和第2電路2的電路結構沒有特殊限定，也可以將第1電路1設為模擬電路，將第2電路2設為數字電路。例如，作為第1電路1可以舉出放大器和PLL電路，作為第2電路2可以舉出DSP(數字信號處理)電路、編碼器(發送電路的情況)、解碼器(接收電路的情況)、擾碼器、解擾碼器、打包器、拆包器、檢錯電路等。

圖4是示出第1電路的一例的電路圖。

如圖所示，將晶體管Q1、Q2、Q3、Q4連接在第1電源線DL1和第1固定線GL1之間，由此作為將輸入側的信號傳遞到輸出側的放大器發揮作用。

圖5是示出第2電路的一例的電路圖。

電流鏡電路連接在第2電源線DL2和第2固定線GL2之間。即，晶體管Q10和晶體管Q20串聯連接在第2電源線DL2和第2固定線GL2之間，與它們并聯地將晶體管Q30和晶體管Q40串聯連接。上游側的一對晶體管Q10和晶體管Q30的柵極共同連接，并連接于下游側的晶體管Q20的上游位置。輸入信號輸入到晶體管Q20的柵極，參照電壓Vref輸入到晶體管Q40的柵極。晶體管Q20和晶體管Q40的下游側的節點經由電流源IS與第2固定線GL2連接。根據輸入到晶體管Q20的柵極的電位，輸出側的節點(晶體管Q30和晶體管Q40的連接點)的電位變動，將該電位作為輸出信號輸出到外部。

圖6是半導體裝置的俯視圖。

具有將圖1所示的輸入引線INPUT和輸出引線OUTPUT的位置相互置換的結構。在這種情況下，信號從輸入引線INPUT輸入，在第2電路2進行處理后的信號被輸入第1電路1。例如，第2電路2是數字電路，第1電路1是模擬電路。在該半導體裝置中，在ESD噪聲經由輸出引線OUTPUT混入第3端子T3的情況下，與上述電路一樣地發揮作用。

圖8是示出接收差分輸入時的半導體裝置的輸入側的結構的圖。

也可以將上述的向第1電路1的輸入設為差分輸入。即，具有兩個由圖1中用標號100示出的輸入部。圖8中的一個輸入部100和輸入部100A的結構相同。彼此相輔的信號被輸入這些輸入部100、100A的輸入端子，來自輸入部100、100A的輸出信號通過圖1中的第3端子T3輸入第1電路1。在這種情況下，第1電路1具有如下所示變形的結構。即，第1電路1具有一對晶體管QA、QB，來自各個輸入部100、100A的相輔的輸入信號輸入各個晶體管QA、QB的柵極。各個晶體管QA、QB的一個端子分別經由電阻RA、RB與第1電源線DL1連接，另一個端子經由開關用的晶體管QC與第1固定線GL1連接。能夠向晶體管QC的柵極提供適當的偏置電位Bias，根據對柵極的施加電壓和偏置電位Bias，電流流過晶體管QA、QB。晶體管QB和電阻R2之間的節點與后面的第2電路2連接。在這種結構中，向晶體管QA、QB的輸入部分的結構與上述電路相同，因而發揮與上述實施方式相同的作用，輸入部分得到保護。

圖9是第2(或者第3)保護電路的電路圖。

在圖1所示的第1電源線DL1或者第1固定線GL1的節點Pa與第1或者第2保護電路側的節點Pb之間，還能夠設置如圖所示的保護電路。

即，第3保護電路是將一對二極管D10、D20極性相反地并聯連接形成的，第3保護電路介于第1電源線DL1和第4端子T4之間。

第4保護電路是將一對二極管D10、D20極性相反地并聯連接形成的，第4保護電路介于第1固定線GL1和第7端子T7之間。既可以設置第3保護電路和第4保護電路中任意一方，也可以設置雙方。并且，二極管D10、D20可以使用穩壓二極管構成雙向二極管。在第3保護電路或者第4保護電路中，也能夠將多個二極管串聯地連接多段而構成第1二極管組，而且將與其相反極性的二極管串聯地連接多段構成第2二極管組，將這些二極管組并聯連接。

根據上述的結構，在制造半導體裝置時，在ESD噪聲輸入第3端子的情況下，第3保護電路及/或第4保護電路能夠消耗保護電路的輸出電流，因此ESD噪聲不會流入第1電路，第1電路得到保護。

具體而言，在裝配器件時，在將保護電路(二極管D1、D2)經由配線W4、W7分別與引線VCC1、GND1焊接連接之前的階段，而且是在將第1電路1經由配線W1、W5分別與引線VCC1、GND1焊接連接之前的階段，不存在經由第1電源線DL1或者第1固定線GL1將保護電路(二極管D1、D2)和第1電路1連接的電流路徑。在這種情況下，在ESD輸入作為輸入端子的第3端子T3的情況下，電流不會流過接地側的第7端子T7或電源側的第4端子，因而輸入端子的電位上升，保護電路(二極管D1、D2)的輸入部有可能損壞。為了抑制這種損壞，在電源側及接地側的節點P1和節點Pb之間設置如上所述的雙向的二極管D10、D20。

標號說明

1第1電路；2第2電路；DL1第1電源線；DL2第2電源線；GL1第1固定線；GL2第2固定線。