一種soi單端口sram單元及其制作方法
【技術領域】
[0001 ]本發明屬于存儲器設計及制作領域，涉及一種SOI單端口 SRAM單元及其制作方法。
【背景技術】
[0002]SOI技術自上世紀80年代發明以來，它相對于普通體硅工藝，具有寄生電容小、功耗低、速度快和天然的抗單粒子閂鎖(Single-Event-Latchup，SEL)能力，使得SOI技術很適合于工作在片上系統(378丨61]1-011-01丨口8，300、低功耗以及抗福射等場合；另外，靜態隨機存儲器(Static Random Access Memory，SRAM)廣泛應用于消費電子、汽車電子、處理器一級緩存和二級緩存中；所以，將SOI技術應用到SRAM設計中，具有一定優勢。
[0003]根據MOS管體區的耗盡程度，SOI進一步可分為全耗盡(Full-DepletecUFD) SOI和部分耗盡(Partially-Depleted，ro)S0I。針對部分耗盡SOI技術，由于MOS管其體區與源區電學上隔開，導致體區是懸空的；在正常工作時，漏極電勢較高，反型溝道的電子從源極運動到漏極時，被電場加速，當運動到被靠近漏體結時，此時因為在電場最強，電子獲得了額外的能量，并與晶格上的原子發生碰撞形成電子-空穴對；電子速度快，在很短的時間內被加速到漏極;然而空穴速度相對較慢，沿著電場方向慢慢移動到體區、源區等低電勢區域，移動到體區的空穴很容易被源極提供的電子進行復合掉，而移動到體區時，因其電勢浮空而使得空穴在體區慢慢積累，直接會影響MOS管的閾值電壓，從而使MOS管性能發生變化，這就是浮體效應。另外，PD SOI MOS管中還有寄生三極管效應，是指MOS管的源極、體區以及漏極分別為N、P以及N，類似于三極管中的發射極、基極以及集電極，也就是MOS管寄生一個天然的NPN三極管；這個基極是懸空的。一般地，基極沒有正電荷時，其電勢與發射極電勢相同，故其三極管不會導通;若浮體效應發生，基極正電荷積累到一定程度時，基極和發射極電勢達到一定程度時，其三極管會導通，在漏極會產生大電流的現象。浮體效應和寄生三極管效應會造成ro SOI SRAM單元的性能變化，例如漏電增大、抗噪聲能力降低。
[0004]目前常用的靜態隨機存儲器單元主要采用六晶體管類型，由兩個上拉P型晶體管、兩個下拉N型晶體管和兩個傳輸門N型晶體管構成，字線控制兩個傳輸門N型晶體管的開關，通過位線寫入或讀出存儲數據，其中，這六個晶體管均采用普通MOS管。
[0005]—般地，PD SOI MOS管中由于浮體效應和寄生三極管效應，設計者常常會將MOS管體區引出來(NMOS體區接到低電勢，也就是與源區電勢短接;PMOS體區接到高電平)，將電勢保持固定從而抑制這兩者效應;常見的體接觸就是T-型柵MOS管和H-型柵MOS管，但這和相同尺寸的非體接觸MOS管相比，其面積會高出很多。如果直接將T-型MOS管應用到SRAM單元當中，單元面積會增大I倍左右，甚至更多(應用H-型柵)。
[0006]因此，如何提供一種SOI單端口SRAM單元及其制作方法，在盡量減小芯片面積的前提下有效抑制MOS管的浮體效應、寄生三極管效應，從而增強六晶體管靜態隨機存儲器單元的穩定性以及降低漏功耗，成為本領域技術人員亟待解決的一個重要技術問題。
【發明內容】
[0007]鑒于以上所述現有技術的缺點，本發明的目的在于提供一種SOI單端口SRAM單元及其制作方法，用于解決現有技術中SOI單端口 SRAM單元占用面積較大、穩定性差、漏功耗高以及抗噪聲能力弱的問題。
[0008]為實現上述目的及其他相關目的，本發明提供一種SOI單端口SRAM單元，所述SOI單端口 SRAM單元包括:
[0009]第一反相器，由第一PMOS晶體管及第一NMOS晶體管組成；
[0010]第二反相器，由第二PMOS晶體管及第二NMOS晶體管組成；
[0011]獲取管，由第三匪OS晶體管及第四NMOS晶體管組成；所述第三NMOS管的源極連接至所述第一反相器的輸出端及所述第二反相器的輸入端，柵極連接至存儲器的字線，漏極連接至存儲器的位線;所述第四NMOS晶體管的源極連接至所述第二反相器的輸出端及所述第一反相器的輸入端，柵極連接至存儲器的字線，漏極連接至存儲器的反位線；
[0012]其中:所述第一、第二PMOS晶體管及第一、第二 NMOS晶體管均采用L型柵;對于NMOS晶體管，其L型柵的彎折角外側區域設有一P型重摻雜體接觸區，所述P型重摻雜體接觸區與其所在匪OS晶體管的體區及N型重摻雜源區均相互接觸;對于PMOS晶體管，其L型柵的彎折角外側區域設有一N型重摻雜體接觸區，所述P型重摻雜體接觸區與其所在PMOS晶體管的體區及P型重摻雜源區均相互接觸。
[0013]可選地，所述N型重摻雜源區及所述P型重摻雜體接觸區上部形成有金屬硅化物。
[0014]可選地，所述P型重摻雜源區及所述N型重摻雜體接觸區上部形成有金屬硅化物。
[0015]可選地，所述金屬硅化物選自硅化鈷及硅化鈦中的任意一種。
[0016]可選地，所述SOI單端口 SRAM單元采用自下而上依次包括背襯底、絕緣埋層及頂層硅的SOI襯底，各晶體管所在有源區之間通過上下貫穿所述頂層硅的淺溝槽隔離結構隔離。
[0017]可選地，所述第三、第四NMOS晶體管中至少有一個采用L型柵NMOS管。
[0018]可選地，所述第三、第四匪OS晶體管中至少有一個采用普通柵匪OS管、T型柵NMOS管或H型柵NMOS管。
[0019]本發明還提供一種SOI單端口SRAM單元的制作方法，包括如下步驟:
[0020]S1:提供一自下而上依次包括背襯底、絕緣埋層及頂層硅的SOI襯底，在所述頂層硅中制作淺溝槽隔離結構，定義出有源區；
[0021 ] S2:依據所述有源區的位置在所述頂層硅中制作N阱、第一P阱及第二P阱，其中，所述N阱位于所述第一P阱及第二P阱之間；
[0022]S3:在所述N阱中制作第一PMOS晶體管及第二PMOS晶體管；在所述第一P阱中制作第一匪OS晶體管及第三匪OS晶體管;在所述第二P阱中制作第二匪OS晶體管及第四匪OS晶體管；其中，所述第一、第二PMOS晶體管及第一、第二WOS晶體管均采用L型柵;對于匪OS晶體管，其L型柵的彎折角外側區域設有一P型重摻雜體接觸區，所述P型重摻雜體接觸區與其所在匪OS晶體管的體區及N型重摻雜源區均相互接觸;對于PMOS晶體管，其L型柵的彎折角外側區域設有一N型重摻雜體接觸區，所述P型重摻雜體接觸區與其所在PMOS晶體管的體區及P型重摻雜源區均相互接觸；
[0023]S4:制作金屬過孔及相應金屬連線，以完成所述SRAM單元的制作。
[0024]可選地，所述步驟S3包括步驟:
[0025]S3-1:形成跨越所述第一 P阱及所述N阱的第一柵極及跨越所述N阱及第二 P阱的第二柵極，并在所述第一 P阱預設位置形成第三柵極，在所述第二 P阱預設位置形成第四柵極；所述第一柵極為所述第一 NMOS晶體管及所述第一 PMOS晶體管所共用，且所述第一柵極分別在所述第一 NMOS晶體管及所述第一 PMOS晶體管位置處具有一彎折部;所述第二柵極為所述第二匪OS晶體管及所述第二 PMOS晶體管所共用，且所述第二柵極分別在所述第二WOS晶體管及所述第二 PMOS晶體管位置處具有一彎折部；
[0026]S3-2:在所述第一、第二 P阱預設位置進行N型輕摻雜，形成所述第一、第二、第三及第四匪OS晶體管的淺N型區；在所述N阱預設位置進行P型輕摻雜，形成所述第一、第二 PMOS晶體管的淺P型區；
[0027]S3-3:在所述第一、第二、第三、第四柵極周圍形成側墻隔離結構；
[0028]S3-4:在所述N阱預設位置進行N型重摻雜，形成所述第一、第二 PMOS晶體管的所述N型重摻雜體接觸區；在所述第一、第二P阱預設位置進行P型重摻雜，形成所述第一、二NMOS晶體管的所述P型重摻雜體接觸區。
[0029]可選地，采用離子注入法形成所述N型重摻雜體接觸區及所述P型重摻雜體接觸區。
[0030]可選地，所述離子注入的濃度范圍是lE15_9E15/cm2。
[0031]可選地，于所述步驟S3-4中，還包括在所述第一、第二P阱預設位置進行N型重摻雜，形成所述第一、二、第三、第四NMOS晶體管的N型重摻雜源漏區的步驟，以及在所述N阱預設位置進行P型重摻雜，形成所述第一、第二 PMOS晶體管的P型重摻雜源漏區的步驟。
[0032]可選地，所述第一匪OS晶體管的漏極與所述第三匪OS晶體管的源極共用；所述第二 NMOS晶體管的漏極與所述第四NMOS晶體管的源極共用。
[0033]可選地，于所述步驟S3中，還包括在所述P型重摻雜源區、N型重摻雜體接觸區及所述N型重摻雜源區、P型重摻雜體接觸區上部形成金屬硅化物的步驟。
[0034]可選地，通過在所述P型重摻雜源區、N型重摻雜體接觸區及所述N型重摻雜源區、P型重摻雜體接