陣列402為不包含存儲單元的SRAM陣列。在測試電路400中，待測SRAM陣列401的第一端口 A可以位于其位線(BL)或字線(WL)處。與前面所述的測試電路200的原理相同，在測試電路400中，待測SRAM陣列電容C = Q/U，其中電量Q = (IA1_IA2)/X，電壓U = Vdd，其中IA1為可通過電流表A1測量的通過第一 PM0S管403的漏極的電流，并且IA2為可通過電流表A2測量的通過第二 PM0S管405的漏極的電流。
[0040]該測試電路400僅在測試結構中添加若干器件(2個PM0S管和2個NM0S管)，結構簡單，易于實現，并且通過該測試電路400，可以通過測量電流而非直接測量電容來間接測得電容，測量速度更快，測量精度更高。此外，在測試時，待測SRAM陣列和比較SRAM陣列中的外圍電路的電容是彼此并聯的，因此可以被簡單地移除，這就避免了外圍電路對待測SRAM陣列的干擾。
[0041]根據本發明的一個實施例，待測SRAM陣列和比較SRAM陣列的區別可以在于所包含的工序階段不同。示例性地，待測SRAM陣列可以為包含前段工序的SRAM陣列，而比較SRAM陣列可以為不包含前段工序的SRAM陣列。示例性地，待測SRAM陣列可以為包含后段工序(BE0L)的SRAM陣列，而比較SRAM陣列可以為不包含后段工序的SRAM陣列。圖5示出了根據本發明的一個實施例的、用于測量SRAM陣列電容的測試電路500的結構圖。
[0042]如圖5所示，在測試電路500中，待測SRAM陣列501為包含前段工序的SRAM陣列，比較SRAM陣列502為不包含前段工序的SRAM陣列。與前面所述的測試電路200的原理相同，在測試電路500中，待測SRAM陣列電容C = Q/U，其中電量Q = (IA1_IA2)/X，電壓U =Vdd，其中IA1為可通過電流表A1測量的通過第一 PM0S管503的漏極的電流，并且IA2為可通過電流表A2測量的通過第二 PM0S管505的漏極的電流。
[0043]該測試電路500僅在測試結構中添加若干器件(2個PM0S管和2個NM0S管)，結構簡單，易于實現，并且通過該測試電路500，可以通過測量電流而非直接測量電容來間接測得電容，測量速度更快，測量精度更高。此外，該測試電路500可以用于區分前段工序和后段工序并聯電容。
[0044]根據本發明的一個實施例，用于測量SRAM陣列電容的測試電路可以包括多個比較SRAM陣列，并且多個比較SRAM陣列中的每一個對應于一個第二 PM0S管和一個第二 NM0S管。示例性地，用于測量SRAM陣列電容的測試電路可以包括2個比較SRAM陣列。可選地，待測SRAM陣列和比較SRAM陣列的區別在于存儲容量不同。示例性地，待測SRAM陣列和比較SRAM陣列可以包含不同個數的存儲單元。圖6示出了根據本發明的一個實施例的、用于測量SRAM陣列電容的測試電路600的結構圖。
[0045]如圖6所示，在測試電路600中，包括待測SRAM陣列601以及比較SRAM陣列602和比較SRAM陣列603。其中，待測SRAM陣列601的存儲容量為5K，比較SRAM陣列602的存儲容量為10K，比較SRAM陣列603的存儲容量為20K。其中，比較SRAM陣列602與第二 PM0S管606和第二 NMOS管607相對應；比較SRAM陣列603與第二 PM0S管608和第二 NM0S管609相對應。S卩，比較SRAM陣列602的第一端口連接第二 PM0S管606的源極和第二 NM0S管607的漏極，第二端口連接Vss ；比較SRAM陣列603的第一端口連接第二 PM0S管608的源極和第二 NM0S管609的漏極，第二端口連接Vss。與前面所述的測試電路200的原理相同，在測試電路600中，待測SRAM陣列電容C = Q/U，其中電量Q = (IA3-1A2)/(X*10K)或者(ΙΑ3-ΙΑ1)/(Χ*15Κ)，電壓U = Vdd，其中IA1為可通過電流表A1測量的通過第一 PM0S管604的漏極的電流，IA2為可通過電流表A2測量的通過第二 PM0S管606的漏極的電流，并且IA3為可通過電流表A3測量的通過第二 PM0S管608的漏極的電流。
[0046]該測試電路600僅在測試結構中添加若干器件(3個PM0S管和3個NM0S管)，結構簡單，易于實現，并且通過該測試電路600，可以通過測量電流而非直接測量電容來間接測得電容，測量速度更快，測量精度更高。
[0047]實施例二
[0048]另一方面，本發明提供一種使用上述測試電路測量SRAM陣列電容的方法。所述方法包括:當所述測試電路工作時，在第一 PM0S管、第一 NM0S管、第二 PM0S管以及第二 NM0S管上加脈沖，以使其導通或關閉；測量通過第一 PM0S管的漏極的第一電流和通過第二 PM0S管的漏極的第二電流；以及基于第一電流和第二電流、脈沖的頻率以及使測試電路工作的第一電源和第二電源的電壓計算待測SRAM陣列的電容。示例性地，在PM0S管和NM0S管上所加的脈沖的頻率為X，所測得的第一電流為IA1、第二電流為IA2，使測試電路工作的第一電源和第二電源的電壓均為Vdd，則待測SRAM陣列電容C = Q/U，其中電量Q = (IA1-1A2)/X，電壓 U = Vdd。
[0049]根據本發明的一個實施例，在第一 NM0S管和第二 NM0S管上所加的脈沖的寬度小于在第一 PM0S管和第二 PM0S管上所加的脈沖的寬度。示例性地，在NM0S管上所加的脈沖的寬度可以為在PM0S管上所加的脈沖的寬度的0.8倍，用表達式可表示為:N脈s= 0.8*P脈to若PMOS管的延時Pew為0，則NMOS管的延時用表達式可表示為:New= (ΡΜ_ΝΜ)/2。
[0050]本發明已經通過上述實施例進行了說明，但應當理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發明限制于所描述的實施例范圍內。此外本領域技術人員可以理解的是，本發明并不局限于上述實施例，根據本發明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發明所要求保護的范圍以內。本發明的保護范圍由附屬的權利要求書及其等效范圍所界定。
【主權項】
1.一種用于測量SRAM陣列電容的測試電路，其特征在于，所述測試電路包括: 待測SRAM陣列、用于與所述待測SRAM陣列進行比較的比較SRAM陣列、與所述待測SRAM陣列相對應的第一 PMOS管和第一 NMOS管、以及與所述比較SRAM陣列相對應的第二PMOS管和第二 NMOS管，其中， 所述第一 PMOS管的漏極連接第一電源，所述第二 PMOS管的漏極連接第二電源； 所述第一 NMOS管的源極連接第三電源，所述第二 NMOS管的源極連接所述第三電源； 所述第一 PMOS管的柵極和所述第二 PMOS管的柵極相連接，所述第一 NMOS管的柵極和所述第二 NMOS管的柵極相連接； 所述待測SRAM陣列的第一端口連接所述第一 PMOS管的源極和所述第一 NMOS管的漏極，所述待測SRAM陣列的第二端口連接所述第三電源； 所述比較SRAM陣列的第一端口連接所述第二 PMOS管的源極和所述第二 NMOS管的漏極，所述比較SRAM陣列的第二端口連接所述第三電源。2.如權利要求1所述的測試電路，其特征在于，所述測試電路包括多個所述比較SRAM陣列，并且多個所述比較SRAM陣列中的每一個均對應于一個所述第二 PMOS管和一個所述第二 NMOS管。3.如權利要求1或2所述的測試電路，其特征在于，所述待測SRAM陣列和所述比較SRAM陣列的區別在于存儲容量不同。4.如權利要求3所述的測試電路，其特征在于，所述待測SRAM陣列和所述比較SRAM陣列包含的存儲單元的個數不同。5.如權利要求1所述的測試電路，其特征在于，所述待測SRAM陣列和所述比較SRAM陣列的區別在于是否包含存儲單元。6.如權利要求5所述的測試電路，其特征在于，所述待測SRAM陣列包含存儲單元，所述比較SRAM陣列不包含存儲單元。7.如權利要求1所述的測試電路，其特征在于，所述待測SRAM陣列和所述比較SRAM陣列的區別在于所包含的工序階段不同。8.如權利要求7所述的測試電路，其特征在于，所述待測SRAM陣列包含前段工序，所述比較SRAM陣列不包含前段工序。9.如權利要求1所述的測試電路，其特征在于，所述第一電源和所述第二電源相同，均為 VdcL10.如權利要求1所述的測試電路，其特征在于，所述第三電源為Vss。11.一種使用如權利要求1所述的測試電路測量SRAM陣列電容的方法，其特征在于，當所述測試電路工作時， 在所述第一 PM0S管、所述第一 NM0S管、所述第二 PM0S管以及所述第二 NM0S管上加脈沖，以使其導通或關閉； 測量通過所述第一 PM0S管的漏極的第一電流和通過所述第二 PM0S管的漏極的第二電流；以及 基于所述第一電流和所述第二電流、所述脈沖的頻率以及使所述測試電路工作的所述第一電源和所述第二電源的電壓計算所述待測SRAM陣列的電容。12.如權利要求11所述的方法，其特征在于，在所述第一NM0S管和所述第二 NM0S管上 所加的脈沖的寬度小于在所述第一 PMOS管和所述第二 PMOS管上所加的脈沖的寬度。
【專利摘要】本發明提供一種用于測量SRAM陣列電容的測試電路及測量SRAM陣列電容的方法。所述測試電路包括：待測SRAM陣列、用于與待測SRAM陣列進行比較的比較SRAM陣列、與待測SRAM陣列相對應的第一PMOS管和第一NMOS管、以及與比較SRAM陣列相對應的第二PMOS管和第二NMOS管。本發明所提供的用于測量SRAM陣列電容的測試電路僅在測試結構中添加若干器件，結構簡單，易于實現，并且通過該測試電路，可以通過測量電流而非直接測量電容來間接測得電容，測量速度更快，測量精度更高。
【IPC分類】G11C29/56
【公開號】CN105489248
【申請號】CN201410537903
【發明人】張弓
【申請人】中芯國際集成電路制造(上海)有限公司
【公開日】2016年4月13日
【申請日】2014年10月13日