述移位寄存單元只能包括一個(gè)時(shí)鐘信號輸入端)，即，在本發(fā)明所提供的移位寄存單元中，可以只包括一個(gè)第一時(shí)鐘信號輸入端CK。圖1中所示的移位寄存單元為移位寄存器中第η級移位寄存單元，其開始信號輸入端Vg (η-1)與第η-1級移位寄存單元的輸出端相連，其復(fù)位信號輸入端Vg (η+1)與第η+1級移位寄存單元的輸出端相連，其輸出端為Vg (η)。
[0125]與第η級移位寄存單元級聯(lián)的移位寄存單元(第η-1級移位寄存單元以及第η+1級移位寄存單元)的時(shí)鐘信號輸入端均為第二時(shí)鐘信號輸入端CKB，并且，第一時(shí)鐘信號輸入端CK輸入的第一時(shí)鐘信號與第二時(shí)鐘信號輸入端CKB輸入的第二時(shí)鐘信號反相。
[0126]在本發(fā)明中，對驅(qū)動輸入模塊100和驅(qū)動及輸出拉低模塊200沒有特殊的要求，只要驅(qū)動輸入模塊100和驅(qū)動及輸出拉低模塊200能夠至少滿足以下四個(gè)要求即可:
[0127]第一，當(dāng)只有所述開始信號有效時(shí)，驅(qū)動輸入模塊100能夠向驅(qū)動及輸出拉低模塊200輸出第一下拉控制信號，以控制下拉節(jié)點(diǎn)ro與低電平輸入端VGL導(dǎo)通。當(dāng)只有開始信號有效時(shí)，本級移位寄存單元不可以輸出高電平的信號，此階段可以被稱為置低階段或者移位階段，如圖2(a)至圖2(d)中的h階段，只有開始信號有效，此時(shí)，下拉節(jié)點(diǎn)ro與低電平輸入端VGL導(dǎo)通，因此，下拉晶體管TlO關(guān)閉。在此階段，存儲電容Cst還未被充電，因此，上拉節(jié)點(diǎn)PU也是低電平，所以，上拉晶體管T9也關(guān)閉，此時(shí)，本級移位寄存單元的輸出端保持上一幀畫面結(jié)束時(shí)的低電平。通過h階段可以實(shí)現(xiàn)開始信號的移位。
[0128]第二，當(dāng)所述第一時(shí)鐘信號和所述開始信號有效且所述復(fù)位信號無效時(shí)，驅(qū)動輸入模塊100能夠向上拉節(jié)點(diǎn)PU輸出所述開始信號，同時(shí)向存儲電容Cst充電，且能夠繼續(xù)向驅(qū)動及輸出拉低模塊200輸出第一下拉控制信號，以控制所述下拉節(jié)點(diǎn)ro與低電平輸入端VGL導(dǎo)通。所述第一時(shí)鐘信號和所述開始信號有效且所述復(fù)位信號無效的階段為預(yù)充電階段，如圖2(a)至圖2(d)中的階段，驅(qū)動輸入模塊100向上拉節(jié)點(diǎn)PU輸出開始信號，從而使上拉晶體管T9導(dǎo)通，本級移位寄存單元的輸出端可以輸出高電平信號。同時(shí)，由于下拉節(jié)點(diǎn)ro與低電平輸入端VGL導(dǎo)通，因此，下拉晶體管TlO是截止的。
[0129]第三，當(dāng)只有所述復(fù)位信號和所述第一時(shí)鐘信號有效時(shí)，所述驅(qū)動輸入模塊能夠向驅(qū)動及輸出拉低模塊200輸出第四下拉控制信號，以控制下拉節(jié)點(diǎn)ro被上拉為高電平，并且控制上拉節(jié)點(diǎn)PU與低電平輸入端VGL導(dǎo)通。在本級移位寄存單元輸出結(jié)束后，只有復(fù)位信號和第一時(shí)鐘信號有效，如圖2(a)中的t3階段、圖2(b)中的t5階段、圖2(c)中的t7階段、圖2 (d)中的t9階段，在上述階段中，上拉節(jié)點(diǎn)與低電平輸入端VGL導(dǎo)通，因此，被下拉至低電平，上拉晶體管T9因此截止；在上述階段中，下拉節(jié)點(diǎn)H)與高電平輸入端VGH導(dǎo)通，因此，下拉節(jié)點(diǎn)ro被上拉至高電平，使下拉晶體管TlO導(dǎo)通，使得輸出端Vg (η)被拉低，輸出低電平。
[0130]第四，當(dāng)只有通過第一時(shí)鐘信號輸入端CK輸入的鐘信號有效時(shí)，驅(qū)動輸入模塊100能夠向驅(qū)動及輸出拉低模塊200輸出第二下拉控制信號，以控制下拉節(jié)點(diǎn)ro被上拉為高電平，并且控制上拉節(jié)點(diǎn)PU與低電平輸入端VGL導(dǎo)通。輸入信號停止輸出后，第一時(shí)鐘信號仍然是脈沖信號，因此，該第一時(shí)鐘信號可以周期性地對下拉節(jié)點(diǎn)ro進(jìn)行上拉，以使下拉晶體管TlO可以周期性地導(dǎo)通和截止，從而可以確保輸出端Vg(n)能夠在顯示下一幀畫面之前保持低電平。
[0131]需要指出的是，上文中所述的下拉節(jié)點(diǎn)ro被上拉為高電平的方式有兩種:一種是與第一時(shí)鐘信號輸入端導(dǎo)通，另一種是與高電平輸入端導(dǎo)通。
[0132]作為本發(fā)明的一種優(yōu)選實(shí)施方式，如圖3中所示，驅(qū)動輸入模塊100包括第一晶體管Tl、第二晶體管T2、第三晶體管T3和第四晶體管T4。
[0133]第一晶體管Tl的柵極與第一時(shí)鐘信號輸入端CK相連，第一晶體管Tl的第一極與開始信號輸入端Vg(η-1)相連，第一晶體管Tl的第二極與第三晶體管T3的第一極相連。
[0134]第二晶體管T2的柵極和第一極與開始信號輸入端Vg(n-l)相連，第二晶體管T2的第二極與第三晶體管T3的柵極相連。
[0135]第三晶體管T3的第二極與存儲電容Cst的第一端以及上拉節(jié)點(diǎn)I3U相連。
[0136]第四晶體管T4的柵極與存儲電容Cst的第二端相連，第四晶體管T4的第一極與第三晶體管T3的柵極相連，第四晶體管T4的第二極與低電平輸入端VGL相連。
[0137]驅(qū)動及輸出拉低模塊200與第二晶體管T2的柵極相連，以分別接收所述第一下拉控制信號和所述第二下拉控制信號。由于第二晶體管T2的柵極與開始信號輸入端Vg(n-1)相連，因此，驅(qū)動及輸出拉低模塊200與開始信號輸入端Vg(n-1)相連，h階段的開始信號即為所述第一下拉控制信號。在h階段，只有開始信號有效，因此，第一晶體管Tl、第四晶體管T4是截止的，第二晶體管T2是導(dǎo)通的，因此，與第二晶體管T2的第二極相連的節(jié)點(diǎn)A為高電平，可以將第三晶體管T3導(dǎo)通，由于第一晶體管Tl是截止的，因此，第三晶體管T3的第一極是浮置的，上拉節(jié)點(diǎn)PU仍然維持上一幀顯示結(jié)束時(shí)的低電平。由于第一下拉控制信號可以控制下拉節(jié)點(diǎn)保持低電平，那么輸出端也維持上一幀結(jié)束時(shí)的低電平。
[0138]在^階段，開始信號和第一時(shí)鐘信號同時(shí)有效，復(fù)位信號無效，第一晶體管Tl導(dǎo)通、第二晶體管T2導(dǎo)通，第四晶體管T4截止，開始信號通過第二晶體管T2傳遞至節(jié)點(diǎn)A，因此，第三晶體管T3導(dǎo)通，開始向存儲電容Cst充電，同時(shí)將上拉節(jié)點(diǎn)I3U上拉至高電平，從而將上拉晶體管T9導(dǎo)通，使輸出端輸出高電平。此時(shí)，驅(qū)動及輸出拉低模塊仍然能夠接收到第一下拉控制信號(即，開始信號)，因此，下拉節(jié)點(diǎn)H)與低電平輸入端VGL導(dǎo)通，從而控制下拉晶體管TlO截止。
[0139]在圖2 (a)中的t2階段，只有復(fù)位信號有效，第一晶體管Tl截止，第二晶體管T2截止，第四晶體管T4導(dǎo)通，節(jié)點(diǎn)A通過第四晶體管T4與低電平輸入端VGL導(dǎo)通，因此，節(jié)點(diǎn)A被下拉至低電平，同時(shí)，第三晶體管T3截止，上拉節(jié)點(diǎn)浮置(S卩，上拉節(jié)點(diǎn)與驅(qū)動及輸出拉低模塊200斷開)，存儲電容Cst產(chǎn)生自舉效應(yīng)(boosting)，從而將上拉節(jié)點(diǎn)PU的電位耦合至更高的電平，從而可以確保上拉晶體管T9導(dǎo)通。
[0140]在圖2(b)中的&和、階段、圖2((3)中的、至、階段、圖2(d)中的、至％階段，由于開始信號始終為高電平，因此，驅(qū)動及輸出下拉模塊200始終可以接收到第一下拉控制信號(即，開始信號)，因此，下拉節(jié)點(diǎn)ro始終與低電平輸出端導(dǎo)通，因此，下拉晶體管PD始終是關(guān)閉的。由于驅(qū)動輸入模塊可以向驅(qū)動及輸出拉低模塊輸出第三下拉控制信號，使上拉節(jié)點(diǎn)與驅(qū)動及輸出拉低模塊斷開，因此，在此階段上拉節(jié)點(diǎn)PU也是浮置的。由于復(fù)位信號始終有效，因此，可以維持向存儲電容Cst充電，從而確保存儲電容Cst維持在自舉狀態(tài)。
[0141]在只有第一時(shí)鐘信號有效的階段，驅(qū)動輸入模塊100可以向驅(qū)動及輸出拉低模塊輸出第二下拉控制信號，該第二下拉控制信號即為低電平的開始信號，驅(qū)動及輸出拉低模塊200接收到該第二下拉控制信號之后，可以將下拉節(jié)點(diǎn)與第一時(shí)鐘信號輸入端導(dǎo)通，從而控制下拉節(jié)點(diǎn)為高電平，此時(shí)，上拉節(jié)點(diǎn)PU通過驅(qū)動及輸出拉低模塊200與低電平輸入端導(dǎo)通，上拉晶體管T9截止。
[0142]在本發(fā)明中，對驅(qū)動及輸出拉低模塊的具體結(jié)構(gòu)并不做限定，只要可以根據(jù)第一控制信號值第四控制信號作出相應(yīng)的反應(yīng)即可。
[0143]作為本發(fā)明的一種優(yōu)選實(shí)施方式，如圖3所示，驅(qū)動及輸出拉低模塊200可以包括上拉控制晶體管T5、第一下拉控制晶體管T6、反相子模塊210和第二下拉控制晶體管T11。
[0144]上拉控制晶體管T5的柵極與下拉節(jié)點(diǎn)ro相連，上拉控制晶體管T5的第一極與上拉節(jié)點(diǎn)PU相連，上拉控制晶體管T5的第二極與低電平輸入端VGL相連。
[0145]第一下拉控制晶體管T6的柵極與反相子模塊210的輸出端相連，第一下拉控制晶體管T6的第一極與第一時(shí)鐘信號輸入端CK相連，第一下拉控制晶體管T6的第二極與下拉節(jié)點(diǎn)ro相連。
[0146]第二下拉控制晶體管Tll的柵極與開始信號輸入端Vg(n-l)相連，第二下拉控制晶體管Tii的第一極與下拉節(jié)點(diǎn)ro相連，第二下拉控制晶體管TII的第二極與低電平輸入端VGL相連。
[0147]反相子模塊210的第一端與高電平輸入端VGH相連，反相子模塊210的第二端與低電平輸入端VGL相連，反相子模塊210的輸入端與開始信號輸入端Vg (η-1)相連。
[0148]反相子模塊210的作用就是控制第一下拉控制晶體管T6的柵極電位。當(dāng)反相子模塊210的輸入端為高電平時(shí)，反相子模塊210會輸出低電平，第一下拉控制晶體管T6截止；當(dāng)反相子模塊的輸入端為低電平時(shí)，反相子模塊會輸出高電平，第一下拉控制晶體管T6會導(dǎo)通。
[0149]當(dāng)只有開始信號有效時(shí)，如圖2(a)至圖2(d)中的h階段，開始信號為有效的高電平，第二下拉控制晶體管Tll導(dǎo)通，因此下拉節(jié)點(diǎn)ro與低電平輸入端VGL導(dǎo)通。此時(shí)，反相子模塊210的輸入端輸入的也是高電平，該反相子模塊210的輸出端向第一下拉控制晶體管T6的柵極輸出低電平信號，使得第一下拉控制晶體管T6截止。由于拉節(jié)點(diǎn)ro與低電平輸入端VGL導(dǎo)通，因此，上拉控制晶體管T5也是截止的，同時(shí)，由于時(shí)鐘信號輸入端CK輸入的是低電平信號，因此，第一晶體管Tl是截止的，開始信號無法傳遞至上拉節(jié)點(diǎn)，因此上拉節(jié)點(diǎn)PU可以保持上一幀結(jié)束時(shí)的低電平。因此，在只有開始信號有效的階段，本級移位寄存單元的輸出端Vg(n)輸出低電平。
[0150]當(dāng)所述第一時(shí)鐘信號和所述開始信號有效且所述復(fù)位信號無效時(shí)，開始信號輸入端可以繼續(xù)向第二下拉控制晶體管Tll的柵極輸出高電平信號，以使得第二下拉控制晶體管Tll導(dǎo)通，將下拉節(jié)點(diǎn)與低電平輸入端VGL導(dǎo)通。由于第一時(shí)鐘信號有效，因此，第一晶體管Tl導(dǎo)通，同時(shí)，開始信號將第二晶體管T2導(dǎo)通，拉高了節(jié)點(diǎn)A處的電位，使第三晶體管T3導(dǎo)通，所以，開始信號通過第一晶體管Tl和第三晶體管T3到達(dá)上拉節(jié)點(diǎn)W。由于復(fù)位信號Vg(n+1)為低電平，因此，開始信號還可以通過第一晶體管Tl和第三晶體管T3向存儲電容Cst充電。
[0151]當(dāng)所述復(fù)位信號和所述開始信號同時(shí)有效時(shí)，第二下拉控制晶體管Tll接收到開始信號導(dǎo)通，從而將下拉節(jié)點(diǎn)ro與低電平輸入端VGL導(dǎo)通。因此，上拉控制晶體管T5被截止，從而使得上拉節(jié)點(diǎn)PU與驅(qū)動及輸出拉低模塊200斷開。此時(shí)，開始信號即為第三下拉控制信號，驅(qū)動及輸出拉低模塊200通過第二控制晶體管Tll的柵極接收所述第三下拉控制信號。
[0152]當(dāng)所述復(fù)位信號和所述開始信號同時(shí)有效時(shí)包括兩種情況，一種是第一時(shí)鐘信號有效，另一種是第一時(shí)鐘信號無效。當(dāng)?shù)谝粫r(shí)鐘信號有效時(shí)，開始信號可以通過第一晶體管Tl和第三晶體管T3到達(dá)上拉節(jié)點(diǎn)PU，因此，上拉節(jié)點(diǎn)不會被拉低。當(dāng)?shù)谝粫r(shí)鐘信號無效時(shí)，第一晶體管Tl斷開，因此，PU浮置，由于存儲電容Cst的自舉效應(yīng)，從而可以維持上拉節(jié)點(diǎn)PU的高電平。
[0153]只有所述復(fù)位信號有效時(shí)，第一晶體管Tl導(dǎo)通，第二晶體管T2截止，第四晶體管T4導(dǎo)通，因此，節(jié)點(diǎn)A為低電平，第三晶體管T3截止，此時(shí)，上拉節(jié)點(diǎn)I3U與驅(qū)動輸入模塊斷開。由于開始信號為低電平，因此，反向輸入子模塊輸出高電平，使第一下拉控制晶體管T6導(dǎo)通，使下拉節(jié)點(diǎn)ro的電位為低電平的第一時(shí)鐘信號，從而將上拉控制晶體管T5截止，此時(shí)，上拉節(jié)點(diǎn)PU與驅(qū)動及輸出拉低模塊斷開。由于上拉節(jié)點(diǎn)ro處于浮置狀態(tài)，在存儲電容的自舉效應(yīng)下，上拉節(jié)點(diǎn)PU可以維持高電平。
[0154]在本發(fā)明中，對反相子模塊210的具體結(jié)構(gòu)并沒有特殊的要求，只要在開始信號為高電平時(shí)向第一下拉控制晶體管T6輸出低電平、且在開始信號為低電平時(shí)向第一下拉控制晶體管T6輸出高電平即可。作為本發(fā)明的一種優(yōu)選實(shí)施方式，如圖3所示，反相子模塊210可以包括第七晶體管T7和第八晶體管T8，第七晶體管T7的第一極和柵極與高電平輸入端VGH相連，第七晶體管T7的第二極與第一下拉控制晶體管T6的柵極相連，第八晶體管T8的柵極(即，反相子模塊210的輸入端)與開始信號輸入端Vg (η)相連，第八晶體管Τ8的第一極形成為所述反相子模塊的輸出端，并與第一下拉控制晶體管Τ6的柵極相連，第八晶體管Τ8的第二極與低電平輸入端VGL相連。
[0155]當(dāng)開始信號有效時(shí)，第八晶體管Τ8導(dǎo)通，從而將輸出端的電位下拉至低電平；當(dāng)開始信號為低電平時(shí)，第八晶體管Τ8截止，通過導(dǎo)通的第七晶體管Τ7將輸出端的電位上拉至高電平。
[0156]如圖4至圖12中所示，驅(qū)動輸入模塊100包括第一晶體管Tl、第二晶體管Τ2和第三晶體管Τ3，其中，
[0157]第一晶體管Tl的柵極和第一極與開始信號輸入端Vg(n-l)相連，第一晶體管Tl的第二極與第二晶體管T2的柵極相連；
[0158]第二晶體管T2的第一極與第一時(shí)鐘信號輸入端CK相連，第二晶體管T2的第二極形成為驅(qū)動輸入模塊100的第一端，以與存儲電容Cst的第一端相連；
[0159]第三晶體管T3的柵極形成為驅(qū)動輸入模塊100的第二端，以與存儲電容Cst的第二端相連，第三晶體管T3的第一極與第一晶體管Tl的第二極相連，第三晶體管T3的第二極形成為驅(qū)動輸入模塊100的第三端，以與低電平輸入端V