移位寄存單元、移位寄存器、柵極驅動電路和顯示裝置的制造方法
【技術領域】
[0001]本發明涉及顯示裝置領域，具體地，涉及一種移位寄存單元、一種包括該移位寄存單元的移位寄存器、一種包括該移位寄存器的柵極驅動電路和一種包括該柵極驅動電路的顯示裝置。
【背景技術】
[0002]隨著科學技術的發展和消費者對高畫質的需求，液晶顯示面板也在朝著大尺寸、節能、輕薄、高分辨率的方向發展。液晶顯示面板尺寸的增加意味著柵極線和數據線的電阻和電容增加，導致了電阻電容的延遲問題。這些問題使得液晶顯示面板在關機時在畫面中會出現殘影現象。目前，主流電視或者高端移動顯示面板都已經實現了全高清顯示，即，分辨率為1920X1080。然而從液晶顯示技術的發展趨勢來看，未來液晶顯示應該是實現超高清顯示以上分辨率，即能夠顯示的分辨率超過3840X2160的圖片。除了分辨率的增加外，在未來，更高的幀掃描頻率，如，120Hz,240Hz也被當做是主流的掃描頻率而用來驅動液晶顯示器件。幀掃描頻率的增加和分辨率的提高使得柵極每一行所掃描的時間大幅下降，這就意味著在有限的行掃描時間內，柵極驅動電壓不能夠完成對所選行像素的全部充電。
[0003]目前，使用預充電技術可以實現對高分辨率和高幀掃描頻率的完全充電。但是，這需要使用多個時鐘，并且如果相鄰兩行之間的柵極線充電時間重合不同，所需的時序控制也可能不同，并且柵極移位寄存器的級聯關系也不同，這就增加了柵極驅動技術在大尺寸、高分辨率和超高清晰分辨率的產品上的應用難度，并且提高了成本，使得該產品不具備競爭力。
【發明內容】
[0004]本發明的目的在于提供一種移位寄存單元、一種包括該移位寄存單元的移位寄存器、一種包括該移位寄存器的柵極驅動電路和一種包括該柵極驅動電路的顯示裝置。所述移位寄存單元能夠在不增加時鐘信號的情況下延長充電時間。
[0005]為了是實現上述目的，作為本發明的一個方面，提供一種移位寄存單元，所述移位寄存單元包括:
[0006]上拉晶體管，所述上拉晶體管的柵極與上拉節點相連，所述上拉晶體管的第一極與高電平輸入端相連；
[0007]下拉晶體管，所述下拉晶體管的柵極與下拉節點相連，所述下拉晶體管的第一極與所述上拉晶體管的第二極相連，所述下拉晶體管的第二極與低電平輸入端相連；
[0008]存儲電容，所述存儲電容的第一端與所述上拉節點相連，所述存儲電容的第二端與復位信號輸入端相連，通過所述復位信號輸入端輸入復位信號，其中，所述移位寄存單元還包括:
[0009]驅動輸入模塊，所述驅動輸入模塊的第一端與所述存儲電容的第一端相連，所述驅動輸入模塊的第二端與所述存儲電容的第二端相連，所述驅動輸入模塊的第三端與低電平輸入端相連，所述驅動輸入模塊還包括開始信號輸入端和第一時鐘信號輸入端，通過所述開始信號輸入端輸入開始信號，通過所述第一時鐘信號輸入端輸入時鐘信號；和
[0010]驅動及輸出拉低模塊，所述驅動及輸出拉低模塊的第一端與所述下拉節點相連，所述驅動及輸出拉低模塊的第二端與所述上拉節點相連，所述驅動及輸出拉低模塊的第三端與高電平輸入端相連，所述驅動及輸出拉低模塊的第四端與低電平輸入端相連，其中，
[0011]所述開始信號和所述復位信號的脈沖寬度相同，且所述開始信號和所述復位信號的脈沖寬度為所述時鐘信號的脈沖寬度的N倍，所述驅動輸入模塊和所述驅動及輸出拉低模塊設置為能夠使得所述移位寄存單元的輸出信號的脈沖寬度與所述開始信號的脈沖寬度相同，其中，N彡2。
[0012]優選地，所述驅動輸入模塊和所述驅動及輸出拉低模塊設置為:當所述復位信號和所述開始信號同時有效時或者只有所述復位信號有效時，所述驅動輸入模塊能夠向所述驅動及輸出拉低模塊輸出第三下拉控制信號，以將所述上拉節點與所述驅動及輸出拉低模塊斷開，且所述驅動輸入模塊能夠維持所述上拉節點處于高電平狀態。
[0013]優選地，所述驅動輸入模塊和所述驅動及輸出拉低模塊設置為:
[0014]當只有所述開始信號有效時，所述驅動輸入模塊能夠向所述驅動及輸出拉低模塊輸出第一下拉控制信號，以控制所述下拉節點與所述低電平輸入端導通；
[0015]當通過所述第一時鐘信號輸入端輸入的時鐘信號和所述開始信號有效且所述復位信號無效時，所述驅動輸入模塊能夠向所述上拉節點輸出有效信號，同時向所述存儲電容充電，且能夠繼續向所述驅動及輸出拉低模塊輸出所述第一下拉控制信號，以控制所述下拉節點與所述低電平輸入端導通；
[0016]當只有通過所述第一時鐘信號輸入端輸入的時鐘信號有效時，所述驅動輸入模塊能夠向所述驅動及輸出拉低模塊輸出第二下拉控制信號，以控制所述下拉節點被上拉為高電平，并且控制所述上拉節點與所述低電平輸入端導通；
[0017]當所述復位信號和通過所述第一時鐘信號輸入端輸入的時鐘信號有效且所述開始信號無效時，所述驅動輸入模塊能夠向所述驅動及輸出拉低模塊輸出第四下拉控制信號，以控制所述下拉節點被上拉為高電平，并且控制所述上拉節點與所述低電平輸入端導通。
[0018]優選地，所述驅動輸入模塊包括第一晶體管、第二晶體管、第三晶體管和第四晶體管，其中，
[0019]所述第一晶體管的柵極與第一時鐘信號輸入端相連，所述第一晶體管的第一極與所述開始信號輸入端相連，所述第一晶體管的第二極與所述第三晶體管的第一極相連；
[0020]所述第二晶體管的柵極和第一極與所述開始信號輸入端相連，所述第二晶體管的第二極與所述第三晶體管的柵極相連；
[0021]所述第三晶體管的第二極與所述存儲電容的第一端以及所述上拉節點相連；
[0022]所述第四晶體管的柵極與所述存儲電容的第二端相連，所述第四晶體管的第一極與所述第三晶體管的柵極相連，所述第四晶體管的第二極與所述低電平輸入端相連。
[0023]優選地，所述驅動及輸出拉低模塊包括上拉控制晶體管、第一下拉控制晶體管、反相子模塊和第二下拉控制晶體管，其中，
[0024]所述上拉控制晶體管的柵極與所述下拉節點相連，所述上拉控制晶體管的第一極與所述上拉節點相連，所述上拉控制晶體管的第二極與所述低電平輸入端相連；
[0025]所述第一下拉控制晶體管的柵極與所述反相子模塊的輸出端相連，所述第一下拉控制晶體管的第一極與所述第一時鐘信號輸入端相連，所述第一下拉控制晶體管的第二極與所述下拉節點相連；
[0026]所述第二下拉控制晶體管的柵極與所述開始信號輸入端相連，所述第二下拉控制晶體管的第一極與所述下拉節點相連，所述第二下拉控制晶體管的第二極與所述低電平輸入端相連；
[0027]所述反相子模塊的第一端與所述高電平輸入端相連，所述反相子模塊的第二端與所述低電平輸入端相連，所述反相子模塊的輸入端與所述開始信號輸入端相連。
[0028]優選地，所述反相子模塊包括第七晶體管和第八晶體管，所述第七晶體管的第一極和柵極與所述高電平輸入端相連，所述第七晶體管的第二極與所述第一下拉控制晶體管的柵極相連，所述第八晶體管的柵極與所述開始信號輸入端相連，所述第八晶體管的第一極形成為所述反相子模塊的輸出端，并與所述第第一下拉控制晶體管的柵極相連，所述第八晶體管的第二極與所述低電平輸入端相連。
[0029]優選地，所述驅動輸入模塊包括第一晶體管、第二晶體管和第三晶體管，其中，
[0030]所述第一晶體管的柵極和第一極與所述開始信號輸入端相連，所述第一晶體管的第二極與所述第二晶體管的柵極相連；
[0031]所述第二晶體管的第一極與所述第一時鐘信號輸入端相連，所述第二晶體管的第二極形成為所述驅動輸入模塊的第一端，以與所述存儲電容的第一端相連；
[0032]所述第三晶體管的柵極形成為所述驅動輸入模塊的第二端，以與所述存儲電容的第二端相連，所述第三晶體管的第一極與所述第一晶體管的第二極相連，所述第三晶體管的第二極形成為所述驅動輸入模塊的第三端，以與所述低電平輸入端相連；
[0033]所述驅動及輸出拉低模塊與所述第一晶體管的第一極相連。
[0034]優選地，所述驅動及輸出拉低模塊包括第四晶體管、第十六晶體管、第一反相子模塊、下拉控制子模塊、上拉控制晶體管、第一下拉控制晶體管、第二下拉控制晶體管和第三下拉控制晶體管，其中，
[0035]所述第四晶體管的柵極與所述第一反相子模塊的輸出端相連，所述第四晶體管的第一極與所述復位信號輸入端相連，所述第四晶體管的第二極與所述第十六晶體管的第一極相連；
[0036]所述第十六晶體管的柵極與所述開始信號輸入端相連，所述第十六晶體管的第二極與所述低電平輸入端相連；
[0037]所述第一反相子模塊的第一端與高電平輸入端相連，所述第一反相子模塊的第二端與所述低電平輸入端相連，所述第一反相子模塊的輸入端與所述開始信號輸入端相連；
[0038]所述上拉控制晶體管的柵極與所述下拉節點相連，所述上拉控制晶體管的第一極與所述上拉節點相連，所述上拉控制晶體管的第二極與所述低電平輸入端相連；
[0039]所述第一下拉控制晶體管的柵極與所述下拉控制子模塊的輸出端相連，所述第一下拉控制晶體管的第一極能夠至少在通過所述第一時鐘信號端輸入低電平時接入高電平，所述第一下拉控制晶體管的第二極與所述下拉節點相連；
[0040]所述第二下拉控制晶體管的柵極與所述開始信號輸入端相連，所述第二下拉控制晶體管的第一極與所述下拉節點相連，所述第二下拉控制晶體管的第二極與所述低電平輸入端相連；
[0041]所述第三下拉控制晶體管的第一極與所述第一時鐘信號輸入端相連，所述第三下拉控制晶體管的第二極與所述下拉節點相連，所述第三下拉控制晶體管的柵極與所述第四晶體管的第二極相連；
[0042]所述下拉控制子模塊的第一端與所述高電平輸入端相連，所述下拉控制子模塊的第二端與所述低電平輸入端相連，所述下拉控制子模塊的輸出端與所述第一下拉控制晶體管的柵極相連，在所述開始信號有效和/或所述復位信號有效時向所述下拉控制子模塊輸入高電平信號能夠使得所述下拉控制子模塊向所述第一下拉控制晶體管的柵極輸出低電平信號，在所述復位信號結束后向所述下拉控制子模塊輸入低電平信號能夠使得所述下拉控制子模塊向所述第一下拉控制晶體管的柵極輸出高電平信號。
[0043]優選地，所述第一反相子模塊包括第七晶體管和第八晶體管，所述第八晶體管的柵極和第一極與所述高電平輸入端相連，所述第八晶體管的第二極與所述第七晶體管的第一極相連，所述第七晶體管的柵極與所述開始信號輸入端相連，所述第七晶體管的第二極與所述低電平信號輸入端相連。
[0044]優選地，所述下拉控制子模塊包括第十二晶體管、第十三晶體管和第十四晶體管，所述第十二晶體管的第一極和柵極與所述高電平輸入端相連，所述第十二晶體管的第二極與所述第十三晶體管的第一極相連，所述第十三晶體管的柵極與所述開始信號輸入端或者所述第一晶體管的第二極相連，所述第十三晶體管的第二極與所述低電平輸入端相連，所述第十四晶體管的柵極與所述第四晶體管的第二極或所述復位信號輸入端相連，所述第十四晶體管的第一極與所述下拉控制子模塊的輸出端相連，所述第十四晶體管的第二極與所述低電平輸入端相連。
[0045]優選地，所述第一下拉控制晶體管的第一極與所述高電平輸入端相連；或者，
[0046]所述移位寄存單元包括第二時鐘信號輸入端，通過所述第二時鐘信號輸入端輸入的時鐘信號與通過所述第一時鐘信號端輸入的時鐘信號反相，所述第一下拉控制晶體管的第一極與所述第二時鐘信號輸入端相連。
[0047]作為本發明的另一方面，提供一種移位寄存器，所述移位寄存器包括移位寄存單
J L.ο
[0048]優選地，所述移位寄存器包括級聯的多級移位寄存單元、高電平信號線、低電平信號線、第一時鐘信號線、第二時鐘信號線，其中，所述第一時鐘信號線提供的時鐘信號與所述第二時鐘信號線提供的時鐘信號相位相反，所述移位寄存單元為本發明所提供的上述移位寄存單元，所述第一時鐘信號線與奇數級的移位寄存單元的第一時鐘信號輸入端相連，所述第二時鐘信號線與偶數級的移位寄存單元的第一時鐘信號輸入端相連，所述高電平信號線與所述高電平輸入端相連，所述低電平信號線與所述低電平信號輸入端相連。
[0049]作為本發明的再一個方面，提供一種柵極驅動電路，所述柵極驅動電路包括移位寄存器，其中，所述移位寄存器為本發明所提供的上述移位寄存器。
[0050]作為本發明的還一個方面，提供一種顯示裝置，所述顯示裝置包括柵極驅動電路，其中，所述柵極驅動電路為本發明所提供的上述柵極驅動電路。
[0051]在本發明所提供的移位寄存單元中，通過設置驅動輸入模塊和驅動及輸出拉低模塊的結構可以實現只通過要改變開始信號的持續時間即可實現改變輸出信號的持續時間，而無需對時鐘信號進行改進，從而簡化了移位寄存單元的結構。
[0052]當包括本發明所提供的移位寄存單元的移位寄存器對柵線進行充電時，只需通過改變開始信號(即，輸入信號)持續的時間即可實現對柵線的充電時間的改變，而不需要進行時鐘信號的改變，并且也不需要對電路進行改動和工藝改進，可以實現大尺寸、超高分辨率和高幀掃描頻率窄邊框產品上的應用，有效降低大尺寸、高分辨率和高幀掃描窄邊框產品的工藝難度。
【附圖說明】
[0053]附圖是用來提供對本發明的進一步理解，并且構成說明書的一部分，與下面的【具體實施方式】一起用于解釋本發明，但并