設計方法，在設計模擬譯碼電路時建立了模擬譯碼 電路的混合行為/結構抽象模型，利用模擬迭代譯碼網絡的混合行為/結構抽象模型進行仿 真實驗，將晶體管級別參數和系統級別特性聯系起來，用于模擬譯碼電路的系統性能驗證， 并為復雜譯碼電路優化設計提供指導準則。
[0244] 下述給出了模擬譯碼電路設計方法實現的步驟。具體地，對于確定的糾錯碼方案， 參見圖8,模擬譯碼電路設計方法的實現步驟具體如下：
[0245] 步驟A，和積模塊電路設計參數輸入。
[0246] 依據設計輸入參數指導公式：
[0247]
[0248] 對于確定的譯碼方案，根據不同設計要求，例如芯片面積受限或功耗受限情況，初 步設定設計輸入參數-晶體管尺寸參數W與L和單元電流Iu。
[0249] 步驟B，和積模塊電路的相關失配參數和相關延遲參數計算。
[0250] 依據設計輸入參數，和積模塊電路同時計算失配參數和延遲參數。
[0251] (a)相關失配參數計算
[0252]依據和積模塊電路設計輸入參數計算相關失配參數，建立考慮失配效應影響的和 積模塊電路高級模型。
[0253] (b)相關延遲參數計算
[0254] 建立和積模塊電路SPICE模型，進行階躍響應仿真得到時間常數來計算延遲參數 τ，利用延遲參數τ計算相關延遲參數。
[0255] 步驟C，模擬譯碼電路混合行為/結構模型仿真。
[0256] 將步驟Β得到相關失配參數和相關延遲參數輸入到混合行為/結構模型，設置信噪 比SNR和最大迭代次數，即TD/At，運行模擬譯碼電路仿真模型，得到判決結果。
[0257]步驟D，分析仿真結果。
[0258] 統計仿真判決結果可以得到譯碼系統BER性能，如果滿足系統要求，則完成電路設 計;如果不滿足系統要求，則需要返回步驟A，修改設計輸入參數。
[0259] 本實施例提出的設計方法能夠將設計輸入參數（晶體管尺寸參數和單位電流Iu) 和系統級別特性(例如BER和收斂時間）聯系起來，因此能夠為電路設計提供優化指導方針。
[0260] 具體地，以（40，16)線性分組碼模擬譯碼電路設計為例進行詳細說明。其中，圖9是 (40,16)線性分組碼因子圖模型示意圖。
[0261 ] 步驟a.建立(40,16)線性分組碼模擬譯碼電路原理圖。
[0262] 根據(40，16)線性分組碼檢驗矩陣方程H24X4〇= (hij)MXN建立因子圖模型，如圖9所 示，因子圖中變量節點共有40個，校驗節點24個。檢驗矩陣方程H24x4〇中hij為1時，對應變量 節點I和校驗節點Q之間存在連線，每個變量節點的信道輸入概率為p( Zl | Xl)。
[0263] 40個變量節點中度數2的節點有8個，度數為3的節點有16個，度數為5的節點為8 個，度數為7的節點為8個。24個校驗節點中度數為4的節點有8個，度數為7的節點有16個。
[0264] 節點度數為節點輸入/輸出數目，度數大于2的節點可以利用兩輸入、單輸出的基 本和積模塊構建。例如，度數為3的節點由3個基本模塊組成，而度數為4的節點由6個基本模 塊組成，度數為7的節點由15個基本模塊組成。度數為2的節點一邊輸入為另一邊輸出，所以 省略節點簡化為連線。
[0265] 因子圖中變量節點轉化為等式約束和積模塊電路，校驗節點轉化為奇偶檢驗和積 模塊電路，并按照因子圖模型拓撲連接等式約束和積模塊和奇偶檢驗和積模塊之間電路連 線，這樣就完成了（ 40，16)線性分組碼模擬譯碼電路圖設計。
[0266] 步驟b. (40，16)線性分組碼模擬譯碼電路性能驗證。
[0267] bl.和積模塊電路設計參數
[0268] (40,16)線性分組碼模擬譯碼電路應用要求低功耗設計，電路功耗要求小于5mW， 因此單位電流Iu設定為4μΑ。電路采用CSMC 0.35μπι CMOS混合信號工藝PDK BSM3V3模型， 根據設計輸入參數指導公式
[0269]
[0270] 和積模塊電路中吉爾伯特乘法電路NM0S管Wc/U參數為16μπι/Ιμπι;歸一化比例電路 PMOS管Wn/Ln參數為16μηι/1μηι。而電流鏡像MOS管參數根據經驗設定為Wm/Lm參數為8μηι/8μηι。 [0271 ] b2.和積模塊電路的失配參數和延遲參數計算
[0272] 依據電路設計輸入參數，和積模塊失配效應參數方差經過計算如下
[0273] 表2和積模塊失配效應參數方差
[0274]
[0275] 分別建立等效約束和積模塊和奇偶校驗和積模塊的電路SPICE模型，通過仿真計 算，得到等效約束和積模塊的延遲為參數τΕ = 57.04ns，奇偶校驗和積模塊延遲參數τχ = 42.78ns。
[0276] b3.模擬譯碼電路混合行為/結構模型仿真
[0277] 利用MATLAB軟件，依據考慮失配效應和電路動態行為影響因素的模擬譯碼電路網 絡計算流程，進行模擬譯碼電路BER性能仿真。
[0278] 設定信道SNR范圍為2dB~6dB，譯碼時間Td分別為20ns，40ns，60ns，100ns，250ns， 500ns，米樣時間 Δ t = 2ns。
[0279] b4.分析仿真結果
[0280]模擬譯碼電路系統BER性能曲線見圖10所示。
[0281] 模擬譯碼電路在譯碼時間大于200ns時性能接近理想BP算法，滿足設計要求。
[0282] 本發明第二個實施例提供了一種模擬譯碼電路設計系統，參見圖11，所述系統包 括：
[0283] 初始電路設計單元111，用于根據預設校驗矩陣建立譯碼因子圖模型;將所述譯碼 因子圖模型中的節點轉換為對應和積模塊電路，將所述譯碼因子圖模型中的變量節點轉換 為等式約束模塊，將所述譯碼因子圖模型中的校驗節點轉換為奇偶校驗模塊;根據所述譯 碼因子圖模型的拓撲完成所述和積模塊電路之間的連線；
[0284] 輸入參數設計單元112,用于根據預設電路設計要求以及下述公式設計所述和積 模塊電路的輸入參數：
[0285]
[0286] 其中，W/L為吉爾伯特乘法電路晶體管柵極寬長比，Iu為單元電流，Is為工藝相關電 流;其中，所述和積模塊電路的輸入參數包括W/L和Iu;
[0287] 失配參數獲取單元113,用于獲取所述和積模塊電路的相關失配參數
[0288] 延遲參數獲取單元114,用于獲取所述和積模塊電路的相關延遲參數；
[0289] 仿真單元115,用于根據所述失配參數獲取單元得到的相關失配參數以及所述延 遲參數獲取單元得到的相關延遲參數，進行考慮失配效應和電路動態行為影響因素的模擬 譯碼電路模型的計算過程，得到模擬譯碼電路BER性能仿真結果；
[0290]控制單元116,用于判斷所述仿真單元得到的BER性能仿真結果是否滿足預設要 求，若是，則控制結束流程;否則控制所述輸入參數設計單元重新設計輸入參數，并控制所 述仿真單元繼續進行仿真直至仿真結果滿足預設要求。
[0291] 優選地，所述預設電路設計要求包括:芯片面積受限情況或功耗受限情況；
[0292] 相應地，當所述預設電路設計要求為芯片面積受限情況時，所述輸入參數設計單 元112,用于根據所述芯片面積受限情況確定符合要求的一種W/L，再根據下述公式設計所 述單元電流Iu:
[0293]
[0294] 芻所還f貝墳電蹐墳計要求為功耗受限情況時，所述輸入參數設計單元，用于根據 所述功耗受限情況確定符合要求的一種單元電流Ιιι，再根據下述公式設計所述W/L:
[0295]
[0296] 優選地，所述失配參數獲取單元113，具體用于：
[0297] 獲取吉爾伯特乘法電路輸出電流F i,j為：
[0298]
[0299] 其中UPIy為電路輸入電流，^和為吉爾伯特乘法電路失配參數;上式中電 流誤差項和￡i,j均為零均值正態分布的隨機變量；
[0300] 以及，獲取歸一化電路輸出電流Iz,k為：
[0301] <Λ-X
…
[0302] 其中I'.k為加法電路輸出電流，^、~和^^為歸一化電路失配參數:上式中電流誤 差項ευ、￡k和ei,k均為零均值正態分布的隨機變量。
[0303] 優選地，所述延遲參數獲取單元114,具體用于：
[0304] 利用預設延遲模塊對輸出電流Iz,k進行延遲處理，得到輸出電流Γζ為：
[0305] I7z(to+ A t) = (1-exp(- Δ t/τ) )Iz(to)+exp(- Δ t/τ)!7z(to)；
[0306]其中to為初始時間，△ t為采樣周期，τ為和積模塊電路的延遲參數；
[0307] 進一步簡化為如下離散時間的微分方程：
[0308]
[0309] 式中η是離散時間索引，a = l-exp(-At/T)。
[0310]優選地，所述仿真單元115,具體用于：
[0311] (1)初始化；
[0312] 根據信道特征計算變量節點外部概率輸入信號，Xk = 〇, 1，i為變量節點 標號，i = l，2,…，n;
[0313]
[0314]
[0315]式中Zi為信道輸出，σ2為AWGN信道噪聲方差；
[0316] 同時設置校驗節點至變量節點的信號為為校驗節點標 號，j = l，2,…，m;
[0317] 對應譯碼電路復位操作，確保每一幀譯碼過程之前保持一致狀態；
[0318] ⑵變量節點至校驗節點的信號更新，Xk = 0，l，n為離散時間索引，即考 慮失配效應的等效約束電路對輸入信號(?)和(?)進行處理；
[0319] (3)等效約束電路延遲模塊對信號進行延遲處理，對應輸出信號為 Pi^C, i'Xk ) 5 Xk = 〇 , 1 ；
[0320] (4)校驗節點至變量節點的信號)更新，xk = 0，1，即考慮失配效應的奇偶 校驗電路對輸入信號/d (?)進行處理；
[0321] (5)奇偶校驗電路延遲模塊對信號延遲處理，對應輸出信號為 Pc'UiMk) 'Xk=o,i；
[0322] (6)計算各變量節點輸出的軟判決信息外,^(4)，即考慮失配效應的等效約束電 路對輸入信號J