模擬譯碼電路設計方法及系統的制作方法
【技術領域】
[0001] 本發明涉及通信信號處理技術領域，具體涉及一種模擬譯碼電路設計方法及系 統。
【背景技術】
[0002] 1998年，Loeliger和Hagenauer分別提出利用經典模擬電子網絡來進行糾錯碼譯 碼，并首先提出"模擬譯碼"概念。目前不同研究團隊都實現了不同碼型的模擬譯碼芯片，如 表1所示。芯片的測試結果表明，與數字實現相比，在實現相同迭代譯碼算法(和積算法或最 小和算法)上，如果譯碼速率相同情況下，模擬譯碼電路功耗更低；而在譯碼功耗相同情況 下，模擬譯碼電路速率更高。
[0003] 表1模擬迭代譯碼芯片性能對比
[0004]
[0005] 模擬譯碼電路具有如上所述優勢，使得模擬譯碼電路成為應用熱點。然而現有技 術中在設計模擬譯碼電路時，為了得到較好的性能，需要進行SPICE級別電路模型仿真以得 到較為準確或合適的設計參數。但是對于高復雜度糾錯碼型的模擬譯碼電路，SPICE級別電 路模型仿真是不切實際的。
【發明內容】
[0006] 針對現有技術中的缺陷，本發明提供一種模擬譯碼電路設計方法及系統，能夠將 設計輸入參數(晶體管尺寸參數和單位電流)和系統級別特性(例如BER和收斂時間）聯系起 來，因此能夠為電路設計提供優化指導。
[0007] 為解決上述技術問題，本發明提供以下技術方案：
[0008] 第一方面，本發明提供了 一種模擬譯碼電路設計方法，包括：
[0009] S1.根據預設校驗矩陣建立譯碼因子圖模型；將所述譯碼因子圖模型中的節點轉 換為對應和積模塊電路，將所述譯碼因子圖模型中的變量節點轉換為等式約束模塊，將所 述譯碼因子圖模型中的校驗節點轉換為奇偶校驗模塊;根據所述譯碼因子圖模型的拓撲完 成所述和積模塊電路之間的連線；
[0010] S2.根據預設電路設計要求以及下述公式設計所述和積模塊電路的輸入參數：
[0011]
[0012] 其中，W/L為吉爾伯特乘法電路晶體管柵極寬長比，Iu為單元電流，Is為工藝相關電 流;其中，所述和積模塊電路的輸入參數包括W/L和Iu;
[0013] S3.獲取所述和積模塊電路的相關失配參數和相關延遲參數；
[0014] S4.根據步驟S3得到的相關失配參數和相關延遲參數，進行考慮失配效應和電路 動態行為影響因素的模擬譯碼電路模型的計算過程，得到模擬譯碼電路BER性能仿真結果；
[0015] S5.判斷步驟S4得到的BER性能仿真結果是否滿足預設要求，若是，則結束流程;否 則修改所述步驟S2中的輸入參數繼續進行仿真直至仿真結果滿足預設要求。
[0016] 進一步地，所述預設電路設計要求包括:芯片面積受限情況或功耗受限情況；
[0017] 相應地，當所述預設電路設計要求為芯片面積受限情況時，根據所述芯片面積受 限情況確定符合要求的一種W/L，再根據下述公式設計所述單元電流Iu:
[0018]
[0019] 當所述預設電路設計要求為功耗受限情況時，根據所述功耗受限情況確定符合要 求的一種單元電流Ιιι，再根據下述公式設計所述W/L:
[0020]
[0021] 進一步地，所述步驟S3中獲取所述和積模塊電路的相關失配參數包括：
[0022] 獲取吉爾伯特乘法電路輸出電流為：
[0023]
[0024] 其中Ix,i和Iy,j為電路輸入電流，ε」和￡i,j為吉爾伯特乘法電路失配參數;上式中電 流誤差項和￡i,j均為零均值正態分布的隨機變量；
[0025] 獲取歸一化電路輸出電流Iz,k為：
[0026]
[0027] 其中I、,k為加法電路輸出電流，ευ jdPkk為歸一化電路失配參數;上式中電流誤 差項ευ、￡k和ei,k均為零均值正態分布的隨機變量。
[0028] 進一步地，所述步驟S3中獲取所述和積模塊電路的相關延遲參數包括：
[0029] 利用預設延遲模塊對輸出電流Iz,k進行延遲處理，得到輸出電流Γζ為：
[0030] I7z(to+ A t) = (1-exp(- Δ t/τ) )Iz(to)+exp(- Δ t/τ)!7z(to)；
[0031] 其中to為初始時間，△ t為采樣周期，τ為和積模塊電路的延遲參數；
[0032] 進一步簡化為如下離散時間的微分方程：
[0033]
[0034] 式中η是離散時間索引，a = l-exp(-At/T)。
[0035]進一步地，所述步驟S4具體包括：
[0036] (1)初始化；
[0037] 根據信道特征計算變量節點外部概率輸入信號Ρλ^γ, (?)，Xk = 〇，1，i為變量節點 標號，i = l，2,…，n;
[0038]
[0039]
[0040] 式中zi為信道輸出，σ2為AWGN信道噪聲方差；
[0041] 同時設置校驗節點至變量節點的信號為(4)=〇.5，處=〇，1，」為校驗節點標 號，j = l，2,…，m;
[0042] 對應譯碼電路復位操作，確保每一幀譯碼過程之前保持一致狀態；
[0043] (2)變量節點至校驗節點的信號(?)更新，xk = 0，l，n為離散時間索引，即考 慮失配效應的等效約束電路對輸入信(~ )和及^ (?)進行處理；
[0044] (3)等效約束電路延遲模塊對信號/^!^(.\)進行延遲處理，對應輸出信號為 5 xk=〇, 1 ；
[0045] (4)校驗節點至變量節點的信號更新，Xk = 〇，l，即考慮失配效應的奇偶 校驗電路對輸入信號(?)進行處理；
[0046] (5)奇偶校驗電路延遲模塊對信號(?)延遲處理，對應輸出信號為 I I fXk=0,1；
[0047] (6)計算各變量節點輸出的軟判決信息，即考慮失配效應的等效約束電 路對輸入?目號PcW (?)和凡進彳丁處理；
[0048] (7)等效約束電路延遲模塊對軟判決信息Aw.f, 0%)延遲處理，對應輸出信號為
[0049] (8)逐比特進行判決；
[0050]
[0051] 變量節點與校驗節點之間信號更新為迭代計算過程，當η達到最大迭代次數Td/Δ t或者軟判決信息平穩收斂后，迭代過程終止，輸出比特判決結果，Td為譯碼時間，△ t為采 樣周期。
[0052]第二方面，本發明還提供了一種模擬譯碼電路設計系統，包括：
[0053]初始電路設計單元，用于根據預設校驗矩陣建立譯碼因子圖模型；將所述譯碼因 子圖模型中的節點轉換為對應和積模塊電路，將所述譯碼因子圖模型中的變量節點轉換為 等式約束模塊，將所述譯碼因子圖模型中的校驗節點轉換為奇偶校驗模塊;根據所述譯碼 因子圖模型的拓撲完成所述和積模塊電路之間的連線；
[0054]輸入參數設計單元，用于根據預設電路設計要求以及下述公式設計所述和積模塊 電路的輸入參數：
[0055]
[0056] 其中，W/L為吉爾伯特乘法電路晶體管柵極寬長比，Iu為單元電流，Is為工藝相關電 流;其中，所述和積模塊電路的輸入參數包括W/L和Iu;
[0057] 失配參數獲取單元，用于獲取所述和積模塊電路的相關失配參數
[0058] 延遲參數獲取單元，用于獲取所述和積模塊電路的相關延遲參數；
[0059]仿真單元，用于根據所述失配參數獲取單元得到的相關失配參數以及所述延遲參 數獲取單元得到的相關延遲參數，進行考慮失配效應和電路動態行為影響因素的模擬譯碼 電路模型的計算過程，得到模擬譯碼電路BER性能仿真結果；
[0060] 控制單元，用于判斷所述仿真單元得到的BER性能仿真結果是否滿足預設要求，若 是，則控制結束流程;否則控制所述輸入參數設計單元重新設計輸入參數，并控制所述仿真 單元繼續進行仿真直至仿真結果滿足預設要求。
[0061] 進一步地，所述預設電路設計要求包括:芯片面積受限情況或功耗受限情況；
[0062] 相應地，當所述預設電路設計要求為芯片面積受限情況時，所述輸入參數設計單 元，用于根據所述芯片面積受限情況確定符合要求的一種W/L，再根據下述公式設計所述單 元電流Iu:
[0063]
[0064] 當所述預設電路設計要求為功耗受限情況時，所述輸入參數設計單元，用于根據 所述功耗受限情況確定符合要求的一種單元電流Ιιι，再根據下述公式設計所述W/L:
[0065]
[0066] 進一步地，所述失配參數獲取單元，具體用于：
[0067] 獲取吉爾伯特乘法電路輸出電流為：
[0068]
[0069] 其中Ix,i和Iy,j為電路輸入電流，ε」和為吉爾伯特乘法電路失配參數;上式中電 流誤差項和￡i,j均為零均值正態分布的隨機變量；
[0070] 以及，獲取伯一化電路輸出電流Id為：
[0071]
[0072] 其中I'z,k為加法電路輸出電流，ευ、為歸一化電路失配參數;上式中電流誤 差項ευ、￡k和ei,k均為零均值正態分布的隨機變量。
[0073] 進一步地，所述延遲參數獲取單元，具體用于：
[0074] 利用預設延遲模塊對輸出電流Iz,k進行延遲處理，得到輸出電流Γζ為：
[0075] I7z(to+ A t) = (1-exp(- Δ t/τ) )Iz(to)+exp(- Δ t/τ)!7z(to)；
[0076]其中to為初始時間，△ t為采樣周期，τ為和積模塊電路的延遲參數；
[0077] 進一步簡化為如下離散時間的微分方程：
[0078]
[0079] 式中η是離散時間索引，a = l-exp(-At/T)。
[0080]進一步地，所述仿真單元，具體用于：
[0081] (1)初始化；
[0082] 根據信道特征計算變量節點外部概率輸入信號，Xk = 〇，1，i為變量節點 標號，i = l，2,…，n;
[0083]
[0084]
[0085] 式中zi為信道輸出，σ2為AWGN信道噪聲方差；
[0086] 同時設置校驗節點至變量節點的信號為(?) =〇 5，Xk = 〇，1，j為校驗節點標 號，j = l，2,…，m