模型序列02-13-46-57和第三基礎模型序列04-15-26-37。
[0062] S35:將所述最簡閉環雙位測試序列導入至所述基礎模型序列中，得到所述內存測 試模型序列。
[0063] 具體地，將最簡閉環雙位測試序列（00，11，00，01，10，01)導入至第一基礎模型序 列01-23-45-67中，得到第一內存測試模型序列：
[0064]
[0065] 由上述第一內存測試模型序列可知，第一內存測試模型序列除了可覆蓋01、23、 45、 67這4對雙位的所有錯誤狀態之外，同時還可覆蓋03、05、07、21、25、27、41、43、47、61、 63、65等雙位的所有錯誤狀態。
[0066] 將最簡閉環雙位測試序列（00，11，00，01，10，01)導入至第二基礎模型序列02-13-46-57中，得到第二內存測試模型序列：
[0067]
[0068]由上述第二內存測試模型序列可知，第二內存測試模型序列除了可覆蓋02、13、 46、 57這4對雙位的所有錯誤狀態之外，同時還可覆蓋03、06、07、12、16、17、42、43、47、52、 53、57等雙位的所有錯誤狀態。
[0069] 將最簡閉環雙位測試序列（00，11，00，01，10，01)導入至第三基礎模型序列04-15- 26-37中，得到第三內存測試模型序列：
[0070]
[0071] 由上述第三內存測試模型序列可知，第三內存測試模型序列除了可覆蓋04、15、 26、37這4對雙位的所有錯誤狀態之外，同時還可覆蓋05、06、07、14、16、17、24、25、27、34、 35、36等雙位的所有錯誤狀態。
[0072] 因此，上述三組內存測試模型序列可以覆蓋0-7這8位中任意兩位的所有錯誤狀 ??τ 〇
[0073] 由于上述三組內存測試模型序列中每一組的前兩行均分別為"0"和"1"，所覆蓋的 錯誤類型相同，且一組即可覆蓋任意兩位的錯誤狀態，因此合并時可以進行精簡，保留一組 即可。
[0074] 合并所述第一內存測試模型序列、第二內存測試模型序列和第三內存測試模型序 列，精簡合并后的序列，得到所述內存測試模型序列：
[0075]
[0076] S50:利用生成的各所述內存測試模型序列進行內存測試。
[0077] 本發明上述實施例提供的面向字的內存測試方法通過列舉測試需要覆蓋的錯誤 狀態，列舉雙位兩兩組合可能產生的錯誤狀態的集合，再精簡集合中冗余的錯誤狀態，得到 包含所有需要覆蓋的錯誤狀態的最簡閉環雙位測試序列，即能檢測到所有錯誤狀態的最短 檢測路徑;再將最簡閉環雙位測試序列導入至根據內存芯片位寬生成的基礎模型序列，生 成內存測試模型序列；最后利用生成的內存測試模型序列進行內存測試，實現了對每兩位 之間采用最短路徑檢測所有需要覆蓋的錯誤狀態，最終實現了對親合故障（coup 1 ing faults)的高效檢測。
[0078] 最后應說明的是：以上實施例僅用以說明本發明的技術方案，而非對其限制;盡管 參照前述實施例對本發明進行了詳細的說明，本領域的普通技術人員應當理解:其依然可 以對前述各實施例所記載的技術方案進行修改，或者對其中部分技術特征進行等同替換； 而這些修改或者替換，并不使相應技術方案的本質脫離本發明各實施例技術方案的精神和 范圍。
【主權項】
1. 一種面向字的內存測試方法，其特征在于，包括： 針對不同的待測內存錯誤類型，根據內存芯片位寬各自生成內存測試模型序列； 利用生成的各所述內存測試模型序列進行內存測試。2. 根據權利要求1所述的內存測試方法，其特征在于，所述針對不同的待測內存錯誤類 型，根據操作位寬各自生成內存測試模型序列包括： 根據所述待測內存錯誤類型，生成最簡閉環雙位測試序列； 根據所述內存芯片位寬生成基礎模型序列； 將所述最簡閉環雙位測試序列導入至所述基礎模型序列中，得到所述內存測試模型序 列。3. 根據權利要求2所述的內存測試方法，其特征在于，所述根據所述待測內存錯誤類 型，生成最簡閉環雙位測試序列包括： 根據所述待測內存錯誤類型，列舉測試中需要覆蓋的錯誤狀態； 列舉雙位00、01、10、11四種狀態兩兩組合產生的所述錯誤狀態的集合； 精簡所述錯誤狀態的集合中冗余的錯誤狀態，得到包含所有需要覆蓋的錯誤狀態的最 簡閉環雙位測試序列。4. 根據權利要求2-3任一項所述的內存測試方法，其特征在于，所述待測內存錯誤類型 為耦合故障，至少包括倒置耦合故障、固化耦合故障、干擾耦合故障和狀態耦合故障。5. 根據權利要求1-3任一項所述的內存測試方法，其特征在于，所述內存芯片位寬為4 位或8位。6. 根據權利要求3所述的內存測試方法，其特征在于，當所述待測內存錯誤類型為固化 耦合故障時，所述需要覆蓋的錯誤狀態為(變化位狀態的改變趨勢，變化位狀態的改變導致 的關聯位狀態的錯誤變化趨勢），具體包括(c〇升，cl升）、（c〇升，cl降）、（c〇降，cl升）、（c〇 降，cl降）、（cl升，c0升）、（cl升，c0降）、（cl降，c0升)和(cl降，c0降）； 其中c0為所述雙位中的前一位，c 1為所述雙位中的后一位。7. 根據權利要求6所述的內存測試方法，其特征在于，精簡冗余的錯誤狀態后得到的最 簡閉環雙位測試序列為(00,11，〇〇，〇1,10,01)。8. 根據權利要求7所述的內存測試方法，其特征在于，所述內存芯片位寬為8位，所述基 礎模型序列包括第一基礎模型序列01-23-45-67、第二基礎模型序列02-13-46-57和第三基 礎模型序列04-15-26-37。9. 根據權利要求8所述的內存測試方法，其特征在于，所述將所述最簡閉環雙位測試序 列導入至所述基礎模型序列中，得到所述內存測試模型序列包括： 將最簡閉環雙位測試序列（〇〇, 11，〇〇,〇1，10，〇1)導入至第一基礎模型序列01-23-45-67中，得到第一內存測試模型序列： Ο 1 2 3 4 5 6 7 0 0 0 0 0 0 0 0 11111 1 1 1 d α ο ο ο 0 ο ο 0 1 0 1 0 1 0 1 1 0 1 D 1 0 1 0 0 10 1 0 1 0 1； 將最簡閉環雙位測試序列（〇〇, 11，〇〇,〇1，10，〇1)導入至第二基礎模型序列02-13-46-57中，得到第二內存測試模型序列： 0 1 2 3 4 5 6 7 0 0 0 0 0 0 0 0 11111111 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 110 0 1 1 0 0 0 0 110 0 1 1- 將最簡閉環雙位測試序列（〇〇, 11，〇〇,〇1，10，〇1)導入至第三基礎模型序列04-15-26-37中，得到第三內存測試模型序列： Q 1 2 3 4 5 6 7 Q 0 0 0 0 0 0 0 11111111 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1； 合并所述第一內存測試模型序列、第二內存測試模型序列和第三內存測試模型序列， 精簡合并后的序列，得到所述內存測試模型序列： ο.7010 .1. ο. ι-ι. Q: .1-- ? -- ο 1 ο .1 6 -ο .1 G- G. τ-1' ο. ? τ-ι: D ι-- ο 1 ο 1 5 - ο. .1 .ο 1 Q. 1 ο ο .1-- ο ο '1 - ο τ-^ .4 ο 1 ο. ο. ^-- ο. ο: ο: .1-- ο ο 1 ο 1 3 ,ο 1 .ο τ-- ?. '~- ? .1-- ο -- ο ο .1 ο 2 Q 1 Q Q 1 ο ο 1 ο 1 ο ο 1 ο 1 .0 -1 Θ. 1. ο I. 0-0-10 ο ο 1 ο .ο 'ο 1 ο ο 1 ο ο. ο. 1 Ο ο. ο. .1 ο.
【專利摘要】本發明提供一種面向字的內存測試方法，包括：針對不同的待測內存錯誤類型，根據內存芯片位寬各自生成內存測試模型序列；利用生成的各所述內存測試模型序列進行內存測試。本發明根據內存芯片位寬生成內存測試模型序列，采用了面向字的設計方式生成內存測試模型序列，充分利用內存位寬，提高了內存測試的效率；本發明進一步通過列舉錯誤狀態的集合，再精簡集合中冗余的錯誤狀態，得到包含所有需要覆蓋的錯誤狀態的最簡閉環雙位測試序列，并導入至根據內存芯片位寬生成的基礎模型序列，生成內存測試模型序列，利用生成的內存測試模型序列進行內存測試，實現了對每兩位之間采用最短路徑檢測所有需要覆蓋的錯誤狀態，最終實現了對耦合故障的高效檢測。
【IPC分類】G06F11/22, G06F11/26
【公開號】CN105468485
【申請號】CN201510808092
【發明人】李巖
【申請人】英業達科技有限公司, 英業達股份有限公司
【公開日】2016年4月6日
【申請日】2015年11月19日