閃存控制裝置、閃存控制系統以及閃存控制方法
【技術領域】
[0001]本發明涉及讀取閃存的控制裝置、閃存控制系統以及閃存控制方法，特別涉及減少一存儲器控制器內的一靜態隨機存取存儲器的一存儲器控制裝置、閃存控制系統及其相關控制方法。
【背景技術】
[0002]—般而言，當一閃存控制電路在存取(例如寫入/擦除循環)一閃存時，所述閃存控制電路必須具有足夠的存儲器容量來暫存來自所述閃存內的數據。舉例而言，若所述閃存內的一個儲存平面(plane)的大小為8KB，則所述閃存控制電路內就必須具有至少一顆容量為8KB的存儲器來暫存來自所述閃存內的數據。傳統的設計是在所述閃存控制電路內設置一顆靜態隨機存取存儲器(SRAM)來解決上述的問題。但是，在所述閃存控制電路內設置一顆容量為8KB的靜態隨機存取存儲器無疑大幅提高了所述閃存控制電路的制造成本。因此，如何更進一步降低一閃存控制電路的制造成本已成為此領域所亟需解決的問題。
【發明內容】
[0003]因此，本發明的目的之一在于減少一存儲器控制器內的一靜態隨機存取存儲器的一存儲器控制器及其相關控制方法。
[0004]本發明的一實施例公開了一種閃存控制裝置。所述閃存控制裝置包含有一數據讀寫接口以及一控制器。所述數據讀寫接口設置來耦接到一第一閃存與一第二閃存，其中所述第一閃存包含有一第一儲存平面以及一第一緩沖器，所述第二閃存包含有一第二儲存平面以及一第二緩沖器。所述控制器耦接到所述數據讀寫接口，其中當所述數據讀寫接口耦接到所述第一閃存與所述第二閃存時，所述控制器用來通過所述數據讀寫接口來將所述第一儲存平面所儲存的多筆有效數據暫存到所述第二緩沖器，并且在所述第一儲存平面被執行一擦除循環之后，所述控制器還將暫存在所述第二緩沖器的所述多筆有效數據重新寫入所述第一儲存平面。
[0005]本發明的一實施例公開了一種閃存控制系統。所述閃存控制系統包含有一第一閃存、一第二閃存、一數據讀寫接口以及一控制器。所述第一閃存包含有一第一儲存平面以及一第一緩沖器。所述第二閃存包含有一第二儲存平面以及一第二緩沖器。所述數據讀寫接口耦接到所述第一閃存與所述第二閃存。所述控制器耦接到所述數據讀寫接口，其中所述控制器用來通過所述數據讀寫接口來將所述第一儲存平面所儲存的多筆有效數據暫存到所述第二緩沖器，并且在所述第一儲存平面被執行一擦除循環之后，所述控制器還將暫存在所述第二緩沖器的所述多筆有效數據重新寫入所述第一儲存平面。
[0006]本發明的一實施例公開了一種閃存控制方法。所述閃存控制方法包含有:設置一數據讀寫接口來耦接到一第一閃存與一第二閃存，其中所述第一閃存包含有一第一儲存平面以及一第一緩沖器，所述第二閃存包含有一第二儲存平面以及一第二緩沖器；通過所述數據讀寫接口來將所述第一儲存平面所儲存的多筆有效數據暫存到所述第二緩沖器；對所述第一儲存平面執行一擦除循環；以及將暫存在所述第二緩沖器的所述多筆有效數據重新寫入所述第一儲存平面。
【附圖說明】
[0007]圖1是本發明閃存控制裝置的一實施例示意圖。
[0008]圖2是本發明閃存控制系統的一實施例示意圖。
[0009]圖3是本發明閃存控制方法的一實施例示意圖。
[0010]其中，附圖標記說明如下:
[0011]100、202閃存控制裝置
[0012]102、206數據讀寫接口
[0013]104、208控制器
[0014]106,204閃存裝置
[0015]200閃存控制系統
[0016]1042、2082定序器
[0017]1044、2084數據塊緩沖裝置
[0018]1044a、2084a第一數據塊緩沖器
[0019]1044b、2084b第二數據塊緩沖器
[0020]1046、2086主機接口
[0021]1048、2088糾錯編碼器
[0022]1062、2042第一閃存
[0023]1064、2044第二閃存
[0024]1062a、2042a第一儲存平面
[0025]1062b、2042b第一緩沖器
[0026]1064a、2044a第二儲存平面
[0027]1064b、2044b第二緩沖器
[0028]2046第三閃存
[0029]2048第四閃存
[0030]2046a第三儲存平面
[0031]2046b第三緩沖器
[0032]2048a第四儲存平面
[0033]2048b第四緩沖器
[0034]302 ?310步驟
【具體實施方式】
[0035]在說明書及之前的權利要求書當中使用了某些詞匯來指稱特定的元件。本領域的技術人員應可理解，制造商可能會用不同的名詞來稱呼同樣的元件。本說明書及之前的權利要求書并不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的基準。在通篇說明書及之前的權利要求書當中所提及的“包含”為一開放式的用語，故應解釋成“包含但不限定于”。此外，“耦接”一詞在此包含任何直接和間接的電連接手段。因此，若文中描述一第一裝置耦接于一第二裝置，則代表所述第一裝置可直接電連接于所述第二裝置，或通過其它裝置或連接手段間接地電連接到所述第二裝置。
[0036]請參考圖1。圖1所示是依據本發明一種閃存控制裝置100的一實施例示意圖。閃存控制裝置100包含有一數據讀寫接口 102以及一控制器104。閃存控制裝置100可用來讀寫(read/write) —閃存裝置。為了更清楚描述本發明閃存控制裝置100的操作特征，圖1還繪示了一閃存裝置106，閃存裝置106耦接到閃存控制裝置100。閃存裝置106包含有一第一閃存1062以及一第二閃存1064。第一閃存1062包含有一第一儲存平面(plane) 1062a以及一第一緩沖器(plane-buffer) 1062b。第二閃存1064包含有一第二儲存平面1064a以及一第二緩沖器1064b。控制器104包含有一定序器(sequencer) 1042、一數據塊緩沖裝置 1044、一主機接口 1046 以及一糾錯(Error Correct1n Code，ECC)編解器 1048。請注意，在閃存裝置106中，一儲存平面會搭配一緩沖器，當數據暫存存滿所述緩沖器時，控制器104才會將所述緩沖器內的數據寫入(program)對應的所述儲存平面。數據塊緩沖裝置1044可由一靜態隨機存取存儲器(SRAM)來實施。
[0037]當閃存控制裝置100用來存取閃存裝置106時，數據讀寫接口 102用來耦接到第一閃存1062與第二閃存1064。在一操作中，控制器104用來通過數據讀寫接口 102來將第一儲存平面1062a所儲存的多筆有效(valid)數據暫存到第二緩沖器1064b，并且在第一儲存平面1062a被執行一擦除循環(erase cycle)之后，控制器104還將暫存于第二緩沖器1064b的所述多筆有效數據重新寫入第一儲存平面1062a。定序器1042耦接到數據讀寫接口 102，用來決定讀寫第一儲存平面1062a的一地址的順序。數據塊緩沖裝置1044耦接到定序器1042，在控制器104將所讀出的所述多筆有效數據暫存到第二緩沖器1064b之前，數據塊緩沖裝置1044用來依序地緩沖所述多筆有效數據中的每一筆有效數據，在控制器104將所述多筆有效數據重新寫入第一儲存平面1062a之前，數據塊緩沖裝置1044用來依序地緩沖所述多筆有效數據中的每一筆有效數據。主機接口 1046耦接到數據塊緩沖裝置1044以及糾錯編碼器1048，主機接口 1046用來輸出一讀取命令以指示定序器1042通過數據讀寫接口 102來從第一儲存平面1062a讀出所述多筆有效數據，以及輸出一寫入命令以指示定序器1042通