模塊3輸出的調節控制信號，來對數據選擇器40D、40F進行數 據流向控制，其數據流向路徑為：電信號順次經前觸發器10A、首門電路單元10B、A門電路 單元40A、調節觸發器40E、第一數據選擇器40F、C門電路單元40C、尾門電路單元IOC和第 二數據選擇器40G后輸出電信號。
[0173] 本發明電源噪聲峰值調節方法包括有下列步驟：
[0174] 調節步驟一，當自適應控制模塊接收到任意一區域的電源噪聲超過閾值的信息， 則對該區域內的電源噪聲峰值調節模塊進行調節；
[0175] 調節步驟二，當任意一電源噪聲峰值調節模塊接收到自適應控制模塊發出的調 節信息，則所述電源噪聲峰值調節模塊對延時敏感路徑進行調節，調節路徑為延時重構路 徑；
[0176] 調節步驟三，在調節過程中，當電源噪聲降低至未超過閾值時，停止對該區域的延 時敏感路徑調節。
[0177] 在本發明中，系統時鐘CLKsa為方波信號，如圖IA所示。在系統時鐘CLK sa內包 括有多個采樣周期Tww。
[0178] 在本發明中，集成電路芯片運行時，若電源網絡中無噪聲時的路徑延遲時間記為 (且:);集成電路芯片運行時，若電源網絡中存在噪聲時的路徑延遲時 間記為7；!^ (且>7^'^ )。調節延時敏感路徑后，若電源網絡中無噪聲時的路徑延 遲時間記為(且);調節延時敏感路徑后，若電源網絡中存在噪聲時的 路徑延遲時間記為T噪聲"（且期2 無11?/聲）。在本發明中控制路徑時鐘的周期為 采樣周期T周期。
[0179] 當時，則需要對存在噪聲的延時敏感路徑進行調節，使得 rpadapt ^ ηρ· 』噪聲 h i周期。
[0180] 當^ 時，無需對存在噪聲的延時敏感路徑進行調節。
[0181] 實施例1
[0182] 應用本發明設計的電源噪聲峰值測量模塊進行的測試：
[0183] 采用HSPICE軟件（版本2008及以上）進行測試，該測試使用Nangate 45nm開源 庫，給電源網絡加噪聲，參考電源電壓為1. 20V，噪聲峰值為1. 17V，噪聲影響時間為Ins。首 先生成數字簽名查詢表。之后對電源加噪聲進行測試，仿真結果如圖3D和圖3E (圖3E是 圖3D的彩色顯示）所示，當噪聲來臨時測量模塊快速做出反應，隨著電源網絡電壓的下降， 第四反相器、第五反相器和第六反相器相繼發生翻轉，使得第四組觸發器、第五組觸發器和 第六組觸發器的一級觸發單元的輸出由低電位變為高電位，其余組的觸發器的一級觸發單 元輸出不變，同時所有觸發器組的二級觸發單元對一級觸發單元的輸出進行采樣，第四組 觸發器、第五組觸發器和第六組觸發器的二級觸發單元輸出由低電位變為高電位，其余組 的觸發器的二級觸發單元輸出均不變，從而產生對應的數字簽名，根據數字簽名查詢表即 可查詢得知此次測量窗內電源噪聲的峰值為I. 17V，證明本發明設計的電源噪聲峰值測量 模塊能夠有效的測量電源噪聲峰值。
[0184] 實時數字簽名表：
[0185]
L0186」 在圖3D和圖3E中，為J史加清楚表祉圖3D故米用彩色的圖3E來對比說明。圖 中，datal表示第四組觸發器的一級單元輸出的波形。data2表示第五組觸發器的一級單 元輸出的波形。data3表示第六組觸發器的一級單元輸出的波形。data4表示系統時鐘。 data5表示電源噪聲。data6表示第四組觸發器的二級單元輸出的波形。data7表示第五組 觸發器的二級單元輸出的波形。data8表示第六組觸發器的二級單元輸出的波形。第四組 觸發器的二級單元輸出的波形與五組觸發器的二級單元輸出的波形重合。從圖3D和圖3E 中可知，當出現電源噪聲時，反相器發生翻轉，使得對應的觸發器組的輸出由低電位變為高 電位，且反應迅速，反應時間可達到0.1 ns。
[0187] 通過應用HSPICE軟件的仿真測試，當電源噪聲峰值測量模塊進行測量時，其平均 功率為 L 0646X10 11I
[0188] 通過應用Design Compiler (版本號為Design Compiler 2008)軟件的仿真測 試，將電源噪聲峰值測量系統插入ITC' 99B19基準集成電路中，并測量電源噪聲峰值測量 系統占 B19集成電路總面積的百分比。當B19集成電路中插入1個電源噪聲峰值測量模塊 時，電源噪聲峰值測量系統的面積占 B19集成電路面積的0. 624%。插入2個電源噪聲峰值 測量模塊時，電源噪聲峰值測量系統的面積占 B19集成電路面積的1. 106%。插入4個電源 噪聲峰值測量模塊時，電源噪聲峰值測量系統的面積占 B19集成電路面積的2. 071%。
[0189] 實施例2
[0190] 應用本發明設計的電源噪聲峰值調節模塊進行的測試：
[0191] 采用HSPICE軟件（版本2008及以上）進行測試，該測試不含噪聲的電源電壓為 I. 20V，因噪聲導致電源電壓下降到I. 08V。
[0192] 當電源中不含噪聲時，所測試的延時敏感路徑的輸出如圖4A黑色線段所示；當電 源中含有噪聲時，給該路徑的輸入端施加相同的輸入，如果沒有采取本發明調節措施，其輸 出如圖4B所示，顯然其輸出發生了錯誤；對該路徑使用本發明進行調節，其輸出如圖4C所 不。
[0193] 經圖4C與圖4A對比，二者高低電平邏輯在相同的采樣時間是相同的，輸出波形不 完全相同的原因在于電源中含有噪聲，使得輸出波形不平整且高電平幅度不一致。
[0194] 通過該實施例能夠證明本發明可以有效的對延時敏感路徑進行調節，抵消電源噪 聲對延時敏感路徑的影響，防止延時敏感路徑輸出錯誤。進而削弱電源噪聲對集成電路芯 片的影響，保證芯片正常運行。
[0195] 本發明設計的新型集成電路芯片的片上電源噪聲自主調節系統，所要解決的是如 何克服因集成電路芯片中電源噪聲引起的路徑延時過大造成的輸出錯誤的技術問題。本發 明設計的片上電源噪聲自主調節系統通過在現有集成電路芯片中加入噪聲監測和自主調 節系統，在不影響集成電路功能的前提下，完成對路徑長度的實時自主調節。反映的是對延 時敏感路徑進行實時自動控制，利用的是遵循自然規律的技術手段，從而實現對延時敏感 路徑的現場實時調節，從而達到實時調節削弱電源噪聲對芯片的影響，保證芯片正常運行 的技術效果。
【主權項】
1. 一種新型集成電路芯片的片上電源噪聲自主調節系統，所述集成電路芯片根據功能 的不同劃分有N個區域； 所述集成電路芯片上的電源網絡為所述的N個區域供電； 所述集成電路芯片上的延時路徑是指電信號從前觸發器（10A)進入，經1個或多個串 聯的門電路單元后，最后從后觸發器（10D)輸出的電信號的路徑； 所述門電路單元包括有首門電路單元（10B)、尾門電路單元（10C)、以及位于首門電路 單元（10B)與尾門電路單元（10C)之間的A門電路單元（40A)、B門電路單元（40B)、C門電 路單元（40C); 其特征在于： 片上電源噪聲自主調節系統由調節觸發器（40E)、第一數據選擇器（40F)、第二數據選 擇器（40D)和自適應控制模塊（3)組成； 其中，調節觸發器（40E)、第一數據選擇器（40F)和第二數據選擇器（40D)構成電源噪 聲峰值調節模塊；所述的N個區域中設有所述的電源噪聲峰值調節模塊； 調節觸發器（40E)用于提前采樣經任意一門電路單元后的電信號； 數據選擇器（40D、40F)用于實現電信號的流向路徑選取； 自適應控制模塊（3)用于向數據選擇器（40D、40F)發出調節控制信號MN，所述的調節 控制信號，用于對數據選擇器（40D、40F)進行數據流向控制。 B門電路單元（40B)的輸出端同時與調節觸發器（40E)的輸入端、第一數據選擇器 (40F)的另一數據輸入端連接； C門電路單元（40C)的輸入端與第一數據選擇器（40F)的輸出端連接； 后觸發器（10D)的輸出端與第二數據選擇器（40G)的另一數據輸入端連接； 調節觸發器（40E)的輸入端與延時敏感路徑上的任意一門電路單元的輸出端連接，調 節觸發器（40E)的輸出端與第一數據選擇器（40F)的一數據輸入端連接。 第一數據選擇器（40F)的一數據輸入端與調節觸發器（40E)的輸出端連接，第一數據 選擇器（40F)的另一數據輸入端與延時敏感路徑上的B門電路單元（40B)的輸出端連接， 第一數據選擇器（40F)的輸出端與延時敏感路徑上的C門電路單元（40C)的輸入端連接， 第一數據選擇器（40F)的控制端與自適應控制模塊（3)的控制端連接； 第二數據選擇器（40G)的一數據輸入端與延時路徑上的尾門電路單元（10C)連接，第 二數據選擇器（40G)的另一數據輸入端與后觸發器（40D)的輸出端連接，第二數據選擇器 (40G)的控制端與自適應控制模塊（3)的控制端連接，第二數據選擇器（40G)的輸出端與所 述的N區域連接。2. 根據權利要求1所述的新型集成電路芯片的片上電源噪聲自主調節系統，其特征在 于：每個區域內設置有多個電源噪聲峰值調節模塊。3.根據權利要求1所述的新型集成電路芯片的片上電源噪聲自主調節系統，其特征 在于：延時敏感路徑是指在集成芯片的電源網絡中，對于路徑延時達到采樣周期的 95 %~100%的路徑。4. 根據權利要求1所述的新型集成電路芯片的片上電源噪聲自主調節系統，其特征在 于：用于調節延時路徑的長度。5. 采用權利要求1所述的一種新型集成電路芯片的片上電源噪聲自主調節系統進行 的調節方法，其特征在于包括有下列調節步驟： 調節步驟一，當自適應控制模塊（3)接收到任意一區域的電源噪聲超過閾值的信息， 則啟動所在區域內的電源噪聲峰值調節模塊；并通過在現有門電路單元中插入電源噪聲峰 值調節模塊獲得延時重構路徑； 調節步驟二，當電源噪聲峰值調節模塊接收到自適應控制模塊（3)發出的調節控制信 號，后，則所述電源噪聲峰值調節模塊對延時敏感路徑進行調節，并確定出在所述延時重 構路徑上的數據流向路徑； 控制路徑時鐘的周期為采樣周期; 若電源網絡中無噪聲時的路徑延遲時間記為，且:s期； 若電源網絡中存在噪聲時的路徑延遲時間記為?，且 調節路徑后，若電源網絡中無噪聲時的路徑延遲時間記為，:且 調節路徑后，若電源網絡中存在噪聲時的路徑延遲時間記為,且 T7rp adapt^rp adapt 7周期^ ^噪聲 >J無噪聲5 當> &_時，則需要對存在噪聲的延時敏感路徑進行調節，使得; 調節步驟三，在調節過程中，當電源噪聲降低至未超過閾值時，停止對該區域的延時敏 感路徑調節；即時，無需對存在噪聲的延時敏感路徑進行調節。6.根據權利要求1所述的新型集成電路芯片的片上電源噪聲自主調節系統，其特征在 于：該系統能夠應用于數字集成電路和數/模混合集成電路。
【專利摘要】本發明公開了一種新型集成電路芯片的片上電源噪聲自主調節系統及調節方法，該系統由調節觸發器、數據選擇器和自適應控制模塊組成，調節觸發器與數據選擇器連接在延時敏感路徑上，自適應控制模塊與數據選擇器連接。該系統能夠根據實時的電源噪聲對延時敏感路徑進行調節，從而避免因為電源噪聲造成的路徑輸出錯誤。本發明設計的片上電源噪聲自主調節系統對芯片的影響較小，且調節方便，能夠用來在片上實時調節削弱電源噪聲對芯片的影響，保證芯片正常運行。
【IPC分類】G06F17/50
【公開號】CN105095592
【申請號】CN201510496135
【發明人】蘇東林, 張東嶸, 王曉曉
【申請人】北京航空航天大學
【公開日】2015年11月25日
【申請日】2015年8月13日