一種新型集成電路芯片的片上電源噪聲自主調節系統及其調節方法
【技術領域】
[0001] 本發明涉及一種調節電源噪聲的系統，更確切的說，是一種新型集成電路芯片的 片上電源噪聲自主調節系統及調節方法。
【背景技術】
[0002] 集成電路（integrated circuit)是一種微型電子器件或部件。采用一定的工藝， 把一個電路中所需的晶體管（所述晶體管為門電路中的主要器件）、電阻、電容和電感等元 件及布線互連一起，制作在一小塊或幾小塊半導體晶片或介質基片上，然后封裝在一個管 殼內，成為具有所需電路功能的微型結構；其中所有元件在結構上已組成一個整體，使電子 元件向著微小型化、低功耗、智能化和高可靠性方面邁進了一大步。集成電路按其功能、結 構的不同，可以分為模擬集成電路、數字集成電路和數/模混合集成電路三大類。
[0003] 對于55nm及以下工藝的集成電路芯片，往往集成著數以億計的門電路，這就使得 在芯片工作時大量的門電路會在系統時鐘信號的上升沿或者下降沿同時發生翻轉，在電源 網絡上寄生電阻和電感的影響下，會產生電流/電阻壓降（即IR-Drop)和同步開關噪聲 (即Z ^ )兩種較為嚴重的電源噪聲。 ?τ
[0004] 在申請號200910052451. 9,申請日2009年06月03日中公開了"快速設計電源網 絡的方法"。在此文獻的圖1中公開了電源網絡的示意圖。
[0005] 通常電源網絡中的電源噪聲的電壓峰值會達到供電電壓的20%~30%，會造成 門電路單元工作速度降低，可能引發某些延時路徑時序紊亂，功能發生故障。具體來說就 是，門電路單元存在有一定的延時，而且門電路單元的延時與其電源電壓有密切的關系，一 般來說，電源電壓越高，其延時越小；電源電壓越低，其延時越大。當集成電路某個區域受到 電源噪聲的干擾時，該區域內的門電路延時都會相應的增加。如果某條路徑對時延敏感，BP 該條路徑的時延接近一個控制該路徑時鐘的時鐘周期，當整條路徑因為電源電壓降低造成 時延增加超過一個時鐘周期，就會導致當路徑末端的觸發器時鐘周期結束要將信號傳輸到 下一條路徑時，此路徑傳輸的信號尚未到達路徑末端，致使其輸出發生錯誤。另外，在一些 集成電路芯片中，為了達到更快的工作速度，芯片中采用閾值較低的P溝道和N溝道的金屬 氧化物半導體場效應晶體管（PM0S/NM0S)，例如在某些芯片中使用的低閾值電路單元，其閾 值電壓可以低至供電電壓的10%~15%，如果電源噪聲發生在這些單元之中，將極大的增 加電路出錯的概率。
[0006] 由于集成電路芯片的制造工藝誤差等因素，很難單純的使用電路布線仿真軟件來 預測芯片中每個部分可能發生的電源噪聲的大小，這就需要對芯片進行實際的測量。通常 使用的方法可以分為片外測量和片上測量兩種。片外測量不需要對芯片的布局進行修改， 但是其局限性也比較大，主要體現在：
[0007] (a)難以在芯片實際工作時進行實時測量；
[0008] (b)難以對芯片內部的某些部位的電源噪聲進行測量；
[0009] (C)難以在芯片實際工作時和片上其他系統配合以防止芯片因電源噪聲造成功能 失常。
[0010] 基于上述原因，如果需要實時監測芯片的電源噪聲并做出相應的處理，一個較好 的方案便是使用片上測量系統。片上測量系統的優點就在于：可以在芯片實際工作時實時 監測芯片的電源網絡中各個區域的電源噪聲，并可同其他系統配合進行調節。
[0011] 經過對現有的技術文獻進行檢索發現，Z. Abuhamdeh等于2007年在IEEE International Test Conference (國際測試會議）發表了 "Separating temperature effects from ring-oscillator rdadings to measure true ir-drop on a chip (去除溫 度對環形振蕩器的影響來檢測片上IR-Drop噪聲）"提出通過檢測環形振蕩器的頻率的變 化來檢測電源噪聲的方法，但是這一方法只能給出一段時間內的平均電源噪聲，并未涉及 電源噪聲的峰值。2005 年 T. Okumoto 等人在 IEEE Journal of Solid-State Circuits (固 態電路學報）上發表了 "A built-in technique for probing power-supply noise distribution within large-scale digital integrated circuits ( 一種內置在大型集 成電路中用來檢測電源噪聲分布的技術）"，提出了在一種使用AD采樣的方法來獲取電源 瞬時噪聲的方法，通常其采樣頻率應當為系統時鐘頻率的若干倍，這就會造成較大的功耗， 同時在芯片上難以產生如此高的頻率。Chen-Hsiang Hsu等于2013年在International Symposium on VLSI Design, Automation and Test (國際超大規模集成電路設計，自動化以 及測試年會）上發表了"Worst-case IR-drop monitoring with IGHz sampling rate (在 IGHz采樣速率條件下監測IR-Drop) "，將電源噪聲的峰值轉化為脈沖波的寬度，降低了對 采樣速率的要求以及功率的損耗。
【發明內容】
[0012] 在集成電路芯片上由于電源噪聲會造成與之相連的區域的門電路單元時延增加， 使得某些延時路徑的延時造成了輸出錯誤，進而引發該區域功能錯誤或者失效。故本發明 設計了一種新型集成電路芯片的片上電源噪聲自主調節系統，能夠根據電源噪聲的大小實 時對延時路徑長度進行調節，避免因為電源噪聲造成路徑輸出錯誤。本系統主要通過在延 時敏感路徑的門電路單元上連接調節觸發器，并與數據選擇器結合構成延時重構路徑；該 延時重構路徑的時延相對較小，通過數據選擇器來選擇不同的路徑來避免發生錯誤。本發 明設計的片上電源噪聲自主調節系統調節方便，對芯片的影響較小，可以用來在片上實時 調節削弱電源噪聲對芯片的影響，保證芯片正常運行。本發明設計的片上電源噪聲自主調 節系統結合電源噪聲峰值測量模塊，能夠實時調節片上容易受到電源噪聲影響的區域；同 時，也能夠避免集成電路芯片因受到較大的電源噪聲引發片上功耗異常、使得片上某些單 元功能失效或者發生錯誤。
[0013] 本發明的一種新型集成電路芯片的片上電源噪聲自主調節系統，所述集成電路芯 片根據功能的不同劃分有N個區域；
[0014] 所述集成電路芯片上的電源網絡為所述的N個區域供電；
[0015] 所述集成電路芯片上的延時路徑是指電信號從前觸發器（IOA)進入，經1個或多 個串聯的門電路單元后，最后從后觸發器（10D)輸出的電信號的路徑；
[0016] 所述門電路單元包括有首門電路單元（IOB)、尾門電路單元（IOC)、以及位于首門 電路單元（IOB)與尾門電路單元（IOC)之間的A門電路單元（40A)、B門電路單元（40B)、C 門電路單元（40C);
[0017] 其特征在于：
[0018] 片上電源噪聲自主調節系統由調節觸發器（40E)、第一數據選擇器（40F)、第二數 據選擇器（40D)和自適應控制模塊（3)組成；
[0019] 其中，調節觸發器（40E)、第一數據選擇器（40F)和第二數據選擇器（40D)構成電 源噪聲峰值調節模塊；所述的N個區域中設有所述的電源噪聲峰值調節模塊；
[0020] 調節觸發器（40E)用于提前采樣經任意一門電路單元后的電信號；
[0021] 數據選擇器（40D、40F)用于實現電信號的流向路徑選取；
[0022] 自適應控制模塊（3)用于向數據選擇器（40D、40F)發出調節控制信號Mn，所述的 調節控制信號M n用于對數據選擇器（40D、40F)進行數據流向控制。
[0023] B門電路單元（40B)的輸出端同時與調節觸發器（40E)的輸入端、第一數據選擇器 (40F)的另一數據輸入端連接；
[0024] C門電路單元（40C)的輸入端與第一數據選擇器（40F)的輸出端連接；
[0025] 后觸發器（IOD)的輸出端與第二數據選擇器（40G)的另一數據輸入端連接；
[0026] 調節觸發器（40E)的輸入端與延時敏感路徑上的任意一門電路單元的輸出端連 接，調節觸發器（40E)的輸出端與第一數據選擇器（40F)的一數據輸入端連接。
[0027] 第一數據選擇器（40F)的一數據輸入端與調節觸發器（40E)的輸出端連接，第一 數據選擇器（40F)的另一數據輸入端與延時敏感路徑上的B門電路單元（40B)的輸出端連 接，第一數據選擇器（40F)的輸出端與延時敏感路徑上的C門電路單元（40C)的輸入端連 接，第一數據選擇器（40F)的控制端與自適應控制模塊（3)的控制端連接；
[0028] 第二數據選擇器（40G)的一數據輸入端與延時路徑上的尾門電路單元（IOC)連 接，第二數據選擇器（40G)的另一數據輸入端與后觸發器（40D)的輸出端連接，第二數據選 擇器（40G)的控制端與自適應控制模塊（3)的控制端連接，第二數據選擇器（40G)的輸出 端與所述的N區域連接。
[0029] 本發明設計的電源噪聲自主調節系統的優點在于：
[0030] ①片上實施簡單，無需對原有集成電路芯片做較大改動。
[0031] ②電源噪聲自主調節系統占用集成電路芯片的總面積小，只需要在相應的延時敏 感路徑添加調節觸發器和數據選擇器即可。
[0032] ③電源噪聲自主調節系統對集成電路芯片功能影響較小。
【附圖說明】
[0033] 圖1是傳統集成電路芯片中電源網絡與各個區域的示意圖。
[0034] 圖IA是集成電路芯片的系統時鐘信號方波示意圖。
[0035] 圖IB是集成電路芯片上電源網絡存在噪聲時的電源電壓波形示意圖。
[0036] 圖IC是集成電路芯片上延時路徑的結構示意圖。
[0037] 圖2是本發明針對集成電路芯片上電源噪聲峰值進行監控與調節的結構框圖。
[0038] 圖3是本發明電源噪聲峰值測量模塊多鏈路的連接示意圖。
[0039] 圖3A是本發明電源噪聲峰值測量模塊中電阻調節模塊的結構圖。
[0040] 圖3B是本發明電源噪聲峰值測量模塊中第一位數字簽名生成的結構示意圖。
[0041] 圖3C是本發明電源噪聲峰值測量模塊中第三十二位數字簽名生成的結構示意 圖。
[0042] 圖3D是本發明電源噪聲峰值測量模塊對電源噪聲進行測量的不同節點的波形黑 白圖。
[0043] 圖3E是本發明電源噪聲峰值測量模塊對電源噪聲進行測量的不同節點的波形彩 色圖。
[0044] 圖4是本發明電源噪聲峰值調節模塊的結構圖。
[0045] 圖4A是當電源中不含有噪聲且電源噪聲峰值調節模塊未做出調節時某延時敏感 路徑的輸出波形圖。
[0046] 圖4B是當電源中含有的噪聲超過閾值且電源噪聲峰值調節模塊未做出調節時某 延時敏感路徑的輸出波形圖。
[0047] 圖4C是當電源中含有的噪聲超過閾值且電源噪聲峰值調節模塊做出相應的調節 后某延時敏感路徑的輸出波形圖。
【具體實施方式】
[0048] 下面將結合附圖和實施例對本發明做進一步的詳細說明。
[0049] 本發明設計的電源噪聲峰值測量模塊（2A、2B、……和2N)、電源噪聲峰值調節模 塊（