條相位選擇支路可先由第三數據選擇器和二選一相位選擇器結合，再與緩沖器連接組成(即在圖中相位選擇支路I可先由第三數據選擇器D31和二選一相位選擇器Xl結合，再與緩沖器Η1、Η2、Η3、Η4和Η5連接組成)。
[0053]在現有技術CPLD的實際應用中，在一般電子電路設計常常使用PLL作為系統的時鐘管理。電子電路板上使用一個晶振元器件產生一個穩定的基礎頻率時鐘。基于這個穩定的基礎頻率使用PLL的倍頻以及分頻技術，產生不同的任意時鐘頻率。因此PLL的應用極為廣泛，普及，經常與CPLD搭配使用；
[0054]而DLL通常應用于恢復媒體媒介的數字信號。在通訊方面，數字信號經由通訊頻道進行遠程傳遞。通訊頻道通常是處于復雜、不可控的環境，比如無線電微波通訊經由地球表面的大氣層，存在著天氣變化，地形差異等不可控因素。在接收端的數字信號由于通訊頻道的可變，不可控因素，再加上信號的互相干擾，所接收的數字信號常常有頻率偏移，相位偏移，抖動等等的時鐘領域的問題。使用DLL的技術可以恢復嵌入數字信號內的時鐘，并且產生與信號源同步，不同相位，倍頻分頻的時鐘。因此DLL常用在通訊頻道的接收端。在消費電子領域，DLL也常用來讀取從數字信號儲存媒體中的信息，比如從光碟讀取信息。在光碟讀取環境中也存在著讀取的信號不穩定，偏移，抖動等因素，需要使用DLL的技術。
[0055]一般的電子電路技術人員經常使用PLL(可在信息的產生端，或信息的傳送端，使用PLL)，但是通常不了解DLL。與媒體媒介讀取有關的技術人員(通常是通訊產業或消費電子產業的部分技術人員)會使用DLL(在信息的讀取端，或信息的接收端，使用DLL)。
[0056]DLL與PLL的在現有技術中的應用場景、使用時機在本質上是不一樣的，而且DLL芯片面積小，成本低，功耗低，那個完成與PLL相同的功能，但沒有累積相位移的問題，在特定應用比PLL有優勢，DLL適合多時鐘不同或相同相位移的應用，PLL適合由一個基礎時鐘源產生多個不同的時鐘頻率的應用。
[0057]本實施例的強化異步時鐘管理的復雜可編程邏輯器件，能夠克服CPLD中集成PLL時的不穩定與相位偏移積累問題，為CPLD中的邏輯單元提供不同的時鐘信號，使CPLD增加延時補償、時鐘調整、相位調整和多個時鐘不同的相位移功能，擴大CPLD的應用領域到數字信息讀取的應用，簡化電路設計與系統集成，降低功耗、開發成本與物料成本，使用方便。
[0058]以上實施方式僅用于說明本發明，而并非對本發明的限制，有關技術領域的普通技術人員，在不脫離本發明的精神和范圍的情況下，還可以做出各種變化和變型，因此所有等同的技術方案也屬于本發明的范疇，本發明的專利保護范圍應由權利要求限定。
【主權項】
1.一種強化異步時鐘管理的復雜可編程邏輯器件，其特征在于，所述復雜可編程邏輯器件內部集成有:延遲鎖相環和與所述延遲鎖相環連接的η個可變延時器，所述η為不小于I的整數； 所述延遲鎖相環產生I路第一時鐘信號和η路相位延時編碼，所述相位延時編碼與所述可變延時器一一對應，所述可變延時器根據對應的相位延時編碼將接收的第二時鐘信號進行相位移，并將相位移后的第二時鐘信號傳輸至所述復雜可編程邏輯器件中的各個邏輯單元。
2.如權利要求1所述的復雜可編程邏輯器件，其特征在于，所述延遲鎖相環將所述第一時鐘信號由所述延遲鎖相環內部的可變延時器進行延遲，并將延遲后的延遲編碼傳輸至所述復雜可編程邏輯器件中的各個邏輯單元。
3.如權利要求1所述的復雜可編程邏輯器件，其特征在于，所述復雜可編程邏輯器件設有η個時鐘輸出端，所述η個時鐘輸出端與所述η個可變延時器一一對應連接，所述時鐘輸出端連接到所述復雜可編程邏輯器件中的各個邏輯單元以及外部時鐘輸出端。
4.如權利要求1所述的復雜可編程邏輯器件，其特征在于，所述復雜可編程邏輯器件還包括:第一數據選擇器，所述第一數據選擇器的輸出端與所述延遲鎖相環的時鐘返回端連接，所述第一數據選擇器的I個輸入端與所述延遲鎖相環上用于輸出所述第一時鐘信號的輸出端連接，所述第一數據選擇器的另I個輸入端與所述延遲鎖相環的時鐘輸出端連接。
5.如權利要求4所述的復雜可編程邏輯器件，其特征在于，所述復雜可編程邏輯器件還包括:m個外部時鐘輸入端和第二數據選擇器，I個外部時鐘輸入端與所述第二數據選擇器的I個輸入端連接，其余外部時鐘輸入端中的η個與所述η個可變延時器一一對應連接，所述第二數據選擇器的輸出端與所述延遲鎖相環的時鐘輸入端連接，m為不小于η+1的整數。
6.如權利要求4所述的復雜可編程邏輯器件，其特征在于，所述復雜可編程邏輯器件設有外部時鐘返回端，所述外部時鐘返回端與所述第一數據選擇器剩余輸入端中的I個輸入端連接。
7.如權利要求3所述的復雜可編程邏輯器件，其特征在于，所述復雜可編程邏輯器件還包括m+1條相位選擇支路，所述延遲鎖相環上用于輸出所述第一時鐘信號的輸出端與所述復雜可編程邏輯器件中的各個邏輯單元以及外部時鐘輸出端之間通過I條相位選擇支路連接，各可變延時器與所述復雜可編程邏輯器件中的各個邏輯單元以及對應的外部時鐘輸出端之間通過其余相位選擇支路中的I條相位選擇支路連接； 每條相位選擇支路均包括:第三數據選擇器和緩沖器； 或者， 每條相位選擇支路均包括:第三數據選擇器、緩沖器和二選一相位選擇器。
8.如權利要求1所述的復雜可編程邏輯器件，其特征在于，所述延遲鎖相環將所述第一時鐘信號傳輸至所述復雜可編程邏輯器件中的各個邏輯單元。
9.如權利要求8所述的復雜可編程邏輯器件，其特征在于，還包括: 由所述延遲鎖相環的時鐘輸出端不經由CPLD的時鐘樹分布與所述延遲鎖相環的時鐘返回端連接的延遲反饋回路。
10.如權利要求8所述的復雜可編程邏輯器件，其特征在于，所述延遲鎖相環將所述第一時鐘信號由所述延遲鎖相環內部的可變延時器經由CPLD的時鐘樹進行延遲反饋回路，得到延遲后的第一時鐘信號，并將所述延遲后的第一時鐘信號傳輸至所述復雜可編程邏輯器件中的各個邏輯單元。
【專利摘要】本發明公開一種強化異步時鐘管理的復雜可編程邏輯器件，涉及可編程邏輯器件技術領域，該器件內部集成延遲鎖相環DLL和與其連接的n個可變延時器，n為不小于1的整數；DLL產生1路第一時鐘信號和n路相位延時編碼，相位延時編碼與可變延時器一一對應，可變延時器根據對應相位延時編碼將接收的第二時鐘信號進行相位移并傳輸至復雜可編程邏輯器件各個邏輯單元。本發明可為CPLD邏輯單元提供不同時鐘信號，增加CPLD延時補償、時鐘調整、相位調整和多個同步或異步時鐘不同相位移功能，擴展CPLD應用領域到數字信息讀取的應用，簡化電路設計與系統集成，降低功耗、開發與物料成本，使用方便。
【IPC分類】H03L7-08, G06F1-04
【公開號】CN104615192
【申請號】CN201510035684
【發明人】程顯志, 賈紅, 陳維新, 韋嵚
【申請人】西安智多晶微電子有限公司
【公開日】2015年5月13日
【申請日】2015年1月23日