一種強化異步時鐘管理的復雜可編程邏輯器件的制作方法
【技術領域】
[0001]本發明涉及可編輯邏輯器件技術領域，特別涉及一種強化異步時鐘管理的復雜可編程邏輯器件。
【背景技術】
[0002]可編程邏輯器件是指一切可通過軟件手段配置、更改器件內部連接結構和邏輯單元，完成既定設計功能的數字集成電路。常用的可編程邏輯器件主要有簡單的邏輯陣列(PAL/GAL)、復雜可編程邏輯器件(CPLD)和現場可編程邏輯陣列(FPGA)等3大類。
[0003]參照圖1，CPLD的結構主要是由可編程的邏輯單元圍繞中心的可編程互連矩陣單元(即圖中的“布線池、布線矩陣”)組成。其中，所述邏輯單元具有多個邏輯宏單元(MacroCell)，邏輯宏單元結構較復雜，并具有復雜的I/O單元互連結構，可由用戶根據需要生成特定的電路結構，完成一定的功能。由于CPLD內部采用固定長度的金屬線進行各邏輯單元的互連，所以設計的邏輯電路具有時間可預測性，避免了分段式互連結構時序不完全預測的缺點。
[0004]在現有技術中，由于CPLD提供的時鐘管理過于簡單，必須有搭配的鎖相環(PLL)提供去時鐘偏移，調整時鐘延遲，進行頻率綜合等，可參照圖2，系統時鐘分布可由PLL調控。但是由于PLL中用到的壓控震蕩器(VCO)存在不穩定性和相位偏移的積累，因而在補償時鐘分布網路造成的時間延遲時，會降低了 PLL的性能，并且PLL所產生的時鐘在完成相位移，頻率倍頻，頻率分頻等功能后，仍然與輸入時鐘同步，PLL不能夠處理異步時鐘的相位移功能。
【發明內容】
[0005](一 )要解決的技術問題
[0006]本發明要解決的技術問題是:如何克服CPLD中集成PLL時的時鐘不穩定與相位偏移積累問題。以及提供多個相同頻率的異步時鐘源的相位移功能。
[0007]( 二)技術方案
[0008]為解決上述技術問題，本發明提供了一種強化異步時鐘管理的復雜可編程邏輯器件，所述復雜可編程邏輯器件內部集成有:延遲鎖相環和與所述延遲鎖相環連接的η個可變延時器，所述η為不小于I的整數；
[0009]所述延遲鎖相環產生I路第一時鐘信號和η路相位延時編碼，所述相位延時編碼與所述可變延時器一一對應，所述可變延時器根據對應的相位延時編碼將接收的第二時鐘信號進行相位移，并將相位移后的第二時鐘信號傳輸至所述復雜可編程邏輯器件中的各個邏輯單元。
[0010]可選地，所述延遲鎖相環將所述第一時鐘信號由所述延遲鎖相環內部的可變延時器進行延遲，并將延遲后的延遲編碼傳輸至所述復雜可編程邏輯器件中的各個邏輯單元。[0011 ] 可選地，所述復雜可編程邏輯器件設有η個時鐘輸出端，所述η個時鐘輸出端與所述η個可變延時器一一對應連接，所述時鐘輸出端連接到所述復雜可編程邏輯器件中的各個邏輯單元以及外部時鐘輸出端。
[0012]可選地，所述復雜可編程邏輯器件還包括:第一數據選擇器，所述第一數據選擇器的輸出端與所述延遲鎖相環的時鐘返回端連接，所述第一數據選擇器的I個輸入端與所述延遲鎖相環上用于輸出所述第一時鐘信號的輸出端連接，所述第一數據選擇器的另I個輸入端與所述延遲鎖相環的時鐘輸出端連接。
[0013]可選地，所述復雜可編程邏輯器件還包括:m個外部時鐘輸入端和第二數據選擇器，I個外部時鐘輸入端與所述第二數據選擇器的I個輸入端連接，其余外部時鐘輸入端中的η個與所述η個可變延時器一一對應連接，所述第二數據選擇器的輸出端與所述延遲鎖相環的時鐘輸入端連接，m為不小于n+1的整數。
[0014]可選地，所述復雜可編程邏輯器件設有外部時鐘返回端，所述外部時鐘返回端與所述第一數據選擇器剩余輸入端中的I個輸入端連接。
[0015]可選地，所述復雜可編程邏輯器件還包括:n+l條相位選擇支路，所述延遲鎖相環上用于輸出所述第一時鐘信號的輸出端與所述復雜可編程邏輯器件中的各個邏輯單元以及外部時鐘輸出端之間通過I條相位選擇支路連接，各可變延時器與所述復雜可編程邏輯器件中的各個邏輯單元以及對應的外部時鐘輸出端之間通過其余相位選擇支路中的I條相位選擇支路連接；
[0016]每條相位選擇支路均包括:第三數據選擇器和緩沖器；
[0017]或者，
[0018]每條相位選擇支路均包括:第三數據選擇器、緩沖器和二選一相位選擇器。
[0019]可選地，所述延遲鎖相環將所述第一時鐘信號傳輸至所述復雜可編程邏輯器件中的各個邏輯單元。
[0020]可選地，所述復雜可編程邏輯器件還包括:
[0021]由所述延遲鎖相環的時鐘輸出端不經由CPLD的時鐘樹分布與所述延遲鎖相環的時鐘返回端連接的延遲反饋回路。
[0022]可選地，所述延遲鎖相環將所述第一時鐘信號由所述延遲鎖相環內部的可變延時器經由CPLD的時鐘樹進行延遲反饋回路，得到延遲后的第一時鐘信號，并將所述延遲后的第一時鐘信號傳輸至所述復雜可編程邏輯器件中的各個邏輯單元”
[0023](三)有益效果
[0024]本發明通過將延遲鎖相環DLL集成于CPLD中，能夠克服CPLD中集成PLL時的不穩定與相位偏移積累問題，為CPLD中的邏輯單元提供不同的時鐘信號，使CPLD增加延時補償、時鐘調整、相位調整，并提供多個相同頻率的異步時鐘信號源不同的相位移功能，擴大CPLD的應用領域到數字信息讀取的應用，簡化電路設計與系統集成，降低功耗、開發成本與物料成本，使用方便。
【附圖說明】
[0025]圖1是現有技術中復雜可編程邏輯器件CPLD的內部邏輯框圖；
[0026]圖2是現有技術中復雜可編程邏輯器件CPLD搭配鎖相環PLL的時鐘分布電路原理圖；
[0027]圖3是現有技術中延遲鎖相環DLL的電路原理圖；
[0028]圖4是本發明一種實施方式的復雜可編程邏輯器件的電路原理圖；
[0029]圖5是圖4所示的復雜可編程邏輯器件中集成的可變延時器與延遲鎖相環DLL的一種關系的電路原理圖；
[0030]圖6是圖4所示的復雜可編程邏輯器件中集成的可變延時器與延遲鎖相環DLL的另一種關系的電路原理圖；
[0031]圖7是圖4所示的復雜可編程邏輯器件中集成的延遲鎖相環DLL的電路原理圖。
【具體實施方式】
[0032]下面結合附圖和實施例，對本發明的【具體實施方式】作進一步詳細描述。以下實施例用于說明本發明，但不用來限制本發明的范圍。
[0033]下面以所述延時鎖相環產生4路時鐘信號(即η = 3)為例來說明本發明，但不限定本發明的保護范圍。圖3是現有技術中延遲鎖相環DLL的電路原理圖，圖4是本發明一種實施方式的復雜可編程邏輯器件的電路原理圖，圖5是圖4所示的復雜可編程邏輯器件中集成的可變延時器與延遲鎖相環DLL的一種關系的電路原理圖，圖6是圖4所示的復雜可編程邏輯器件中集成的可變延時器與延遲鎖相環DLL的另一種關系的電路原理圖，圖7是圖4所示的復雜可編程邏輯器件中集成的延遲鎖相環DLL的電路原理圖，參照圖3至圖7，所述復雜可編程邏輯器件內部集成有:延遲鎖相環和與所述延