WlA與UlB采用0PA2822U與電阻R2、R3、R5、R8、R12構成反饋將單端信號轉換成雙端信號。
[0048]本實施例中，針對輸入信號頻率范圍為35?65kHz，中心頻率為50kHz，為了濾除高頻噪聲，在差分信號的兩個輸出端均采用了下限截止頻率為10kHz的巴特沃斯二階低通濾波電路，增益為1，其集成運放采用0PA2822芯片。電阻R6與電容C6構成高通濾波器，R6取365Ω，C6取0.05uF。電阻R5與電容C7構成低通濾波器，R5取365Ω，C7取0.0SuF13I^B運放采用0PA2822UX8為耦合電容濾除直流信號，取0.1uf。1?7為匹配電阻，取值IK Ω。
[0049]本實施例中，A/D轉換電路見圖5。濾波后的模擬信號經A/D變換器量化為12位數字信號。由于通道數較多，要求采集的精度高，動態范圍大(12位A/D采樣)，同時考慮到采集系統機械機構、以及成本等要求，因而本發明將A/D轉換后的數據通過同一套數據總線上傳的數據傳輸方式，也就是完成18通道ADC同步采集數據，經鎖存器鎖存緩沖后分時傳遞給FPGA或檢測電路的功能。所述A/D轉換電路采用ADS804模數轉換器。圖中R27、R28、cl2配置ADS804的基準電壓，選擇電源作為基準電壓，R27取10ΚΩ，R28取5ΚΩ，C12選用104電容。電阻尺25、1?26和電容08、(:11工9、(:10組成電源濾波電路，電阻1?25和電阻1?26選用100 0，電容C8、C11選用104，電容C9和ClO選用10uf。
[0050]為了節省PCB板空間，本發明設計了鎖存電路，采用TI公司的邊沿16位三態D觸發器SN74LVTH16374芯片，設計的思想是將采集到的18路信號同時鎖存到各自的觸發器中，觸發器的輸出口復用一套傳輸總線，通過對各路觸發器的時序控制，將觸發器內鎖存的數據按照一定時序順次讀出。SN74LVTH16374是一種16位、D觸發器型的、具有3態輸出端的鎖存器，包含兩個獨立的輸出使能控制信號OEl、0E2和輸入信號鎖存始終信號CPl、CP2，CP(時鐘信號)的上升沿鎖存輸入的數據，如果OE為低電平，則輸出端輸出鎖存的數據;如果OE為高電平，則輸出端為高阻狀態;如果CP和OE均為低電平則輸出端的數據保持不變。圖5中C19，C20濾除電源噪聲，選用0.luF。
[0051 ] 本實施例中，所述DSP檢測電路由DSP-TMS320VC33完成;DSP的引入也增強了該數據采集系統的通用性和靈活的擴展能。在本系統中，由FPGA完成對數據采集系統的邏輯控制，由DSP完成對采集到數據的校驗工作。DSP檢測電路和FPGA電路之間的數據傳輸是通過DSP的外部數據總線、地址總線和控制總線實現，二者之間的通信采用命令字的方式，即用不同的地址信號區分不同的操作方式，因此DSP與FPGA連接時采用了DSP外部低8位的地址總線，此時總共有28 = 256種不同的命令字，FPGA選擇了其中的一部分命令字進行譯碼處理，譯碼后去執行各種功能。
[0052]本實施例中，所述數據上傳電路采用的芯片為可點對點長距離串行高速通信的CY7B923(Cypress公司的H0TLNIK發送器CY7B923)。該芯片適用于點對點長距離串行高速通信，采用基帶傳輸通信方式，并支持帶電熱插拔。其優點是成本低、安裝方便。適用于光纖、同軸電纜以及雙絞線作為傳輸介質。最大傳輸距離(330Mbps的參考值)為。光纖幾千米，同軸電纜150米，屏蔽雙絞線80米，非屏蔽雙絞線40米。8B/10B編碼傳輸或不編碼直傳，傳輸速度為160、330、400Mbps三檔。數據上傳電路圖見圖8所示，圖中C27、C28、C29為電源濾波電容，容值選用0.1沾，031為外部配置電容，容值選用0.卟。1?16、1?17、1?18、1?19為0￥78923的工作模式配置電阻，阻值選用11(。1?20、1?21工30為匹配電阻電容，電阻1?20、1?21選用270 0，電容C30 選用 0.uF。
[0053]以上所述僅是本發明的優選實施方式，而非對其限制;應當指出，盡管參照上述各實施例對本發明進行了詳細說明，本領域的普通技術人員應當理解，其依然可以對上述各實施例所記載的技術方案進行修改，或對其中部分或者全部技術特征進行等同替換;而這些修改和替換，并不使相應的技術方案的本質脫離本發明各實施例技術方案的范圍。
【主權項】
1.一種多陣元聲納信號采集電路，其特征在于，包括信號調理電路、A/D轉換電路、信號鎖存電路、FPGA電路、DSP檢測電路和數據上傳電路: 信號調理電路，輸入端連接換能器，輸出端連接A/D轉換電路，對換能器接收到的模擬信號進行放大和濾波，并應A/D轉換器要求完成對輸入模擬單端信號的I倍增益差分轉換； A/D轉換電路，輸入端連接信號調理電路，輸出端連接信號鎖存電路，將濾波后的模擬信號經A/D轉換器量化為12位數字信號； 信號鎖存電路，輸入端連接A/D轉換電路，輸出端連接FPGA電路和DSP檢測電路，將采集到的18路信號同時鎖存到各自的觸發器中，觸發器的輸出口復用一套數據傳輸總線，通過對各路觸發器的時序控制，將觸發器內鎖存的數據按照一定時序順次讀出； FPGA電路，輸入端連接數據傳輸總線，輸出端連接DSP檢測電路、A/D轉換電路和數據上傳電路，完成對前端ADC、鎖存器的時序邏輯控制，以及對采集到的數據進行數據緩沖、符號擴展和數據打包功能，并通過數據上傳電路的時序控制將數據輸出； DSP檢測電路，輸入端連接數據傳輸總線和FPGA電路，利用CCS的在線調試功能對驗證ADC的數據轉換功能的實現并對采集到的數據進行校驗； 數據上傳電路，輸入端連接FPGA電路，輸出端連接儀器艙內的并行數據處理部分，完成與水下信號處理單元的DSP并行處理板的數據通信功能。2.根據權利要求1所述的一種多陣元聲納信號采集電路，其特征在于，所述A/D轉換電路轉換后的數據通過同一套數據傳輸總線上傳的數據傳輸方式，即完成18通道ADC同步采集數據，經鎖存器緩沖后分時傳遞給FPGA電路或DSP檢測電路。3.根據權利要求1所述的一種多陣元聲納信號采集電路，其特征在于，所述信號處理電路包括信號放大電路以及單端信號轉差分信號電路: 信號放大電路，包括兩級放大電路，第一級放大電路采用同相放大，第二季放大電路采用反相放大;第一級放大電路和第二級放大電路均為10倍放大； 單端信號轉差分信號電路，選用雙運放OPA2822作為電路的放大器，同向輸出端采用的是電壓跟隨電路，反向輸出端采用的是增益為I的反向放大電路。4.根據權利要求3所述的一種多陣元聲納信號采集電路，其特征在于，在差分信號的兩個輸出端均采用了下限截止頻率為10kHz的巴特沃斯二階低通濾波電路，增益為I，其集成運放采用OPA2822芯片。5.根據權利要求1所述的一種多陣元聲納信號采集電路，其特征在于，所述A/D轉換電路采用ADS804模數轉換器。6.根據權利要求1所述的一種多陣元聲納信號采集電路，其特征在于，所述信號鎖存電路的鎖存器為邊沿16位三態D觸發器SN74LVTH16374芯片，包含兩個獨立的輸出使能控制信號OEl、OE2和輸入信號鎖存始終信號CPl、CP2，如果OE為低電平，則輸出端輸出鎖存的數據；如果OE為高電平，則輸出端為高阻狀態;如果CP和OE均為低電平則輸出端的數據保持不變。7.根據權利要求1所述的一種多陣元聲納信號采集電路，其特征在于，所述DSP檢測電路由DSP-TMS320VC33完成;DSP檢測電路和FPGA電路之間的數據傳輸是通過DSP的外部數據總線、地址總線和控制總線實現，二者之間的通信采用命令字的方式。8.根據權利要求1所述的一種多陣元聲納信號采集電路，其特征在于，所述數據上傳電路采用的芯片為可點對點長距離串行高速通信的CY7B923。
【專利摘要】本發明涉及一種多陣元聲納信號采集電路，包括：信號調理電路，輸入端連接換能器，輸出端連接A/D轉換電路；A/D轉換電路，輸入端連接信號調理電路，輸出端連接信號鎖存電路；信號鎖存電路，輸入端連接A/D轉換電路，輸出端連接FPGA電路和DSP檢測電路；FPGA電路，輸入端連接數據傳輸總線，輸出端連接DSP檢測電路、A/D轉換電路和數據上傳電路；DSP檢測電路，輸入端連接數據傳輸總線和FPGA電路；數據上傳電路，輸入端連接FPGA電路，輸出端連接儀器艙內的并行數據處理部分。本發明的優點體現在：減少了偶次諧波的產生，消除了系統共模噪聲；可濾除高頻噪聲；采集精度高、動態范圍大；電路結構合理，成本低；適合點對點長距離通信且傳輸速率快。
【IPC分類】G01S7/534
【公開號】CN105699957
【申請號】CN201610152574
【發明人】張曉峻
【申請人】天津超智海洋科技有限公司
【公開日】2016年6月22日
【申請日】2016年3月17日