一種多陣元聲納信號采集電路的制作方法
【技術領域】
[0001]本發明涉及水下開發技術領域，具體涉及一種多陣元聲納信號采集電路。
【背景技術】
[0002]隨著海洋開發和水下探測需求的日益增加，高分辨率剖面聲納的研究越來越受到重視。
[0003]但是，現有技術中的剖面聲納的缺點在于，分辨率不足，系統共模噪聲、高頻噪聲影響大、精度低、傳輸距離短、成本過高。
【發明內容】
[0004]本發明的目的是針對現有技術中的不足，提供一種高精度、低噪聲影響、傳輸距離長的多陣元聲納信號采集電路。
[0005]為實現上述目的，本發明公開了如下技術方案:
[0006]—種多陣元聲納信號采集電路，包括信號調理電路、A/D轉換電路、信號鎖存電路、FPGA電路、DSP檢測電路和數據上傳電路:
[0007]信號調理電路，輸入端連接換能器，輸出端連接A/D轉換電路，對換能器接收到的模擬信號進行放大和濾波，并應A/D轉換器要求完成對輸入模擬單端信號的I倍增益差分轉換；
[0008]A/D轉換電路，輸入端連接信號調理電路，輸出端連接信號鎖存電路，將濾波后的模擬信號經A/D轉換器量化為12位數字信號；
[0009 ]信號鎖存電路，輸入端連接A/D轉換電路，輸出端連接FPGA電路和DSP檢測電路，將采集到的18路信號同時鎖存到各自的觸發器中，觸發器的輸出口復用一套數據傳輸總線，通過對各路觸發器的時序控制，將觸發器內鎖存的數據按照一定時序順次讀出；
[0010]FPGA電路，輸入端連接數據傳輸總線，輸出端連接DSP檢測電路、A/D轉換電路和數據上傳電路，完成對前端ADC、鎖存器的時序邏輯控制，以及對采集到的數據進行數據緩沖、符號擴展和數據打包功能，并通過數據上傳電路的時序控制將數據輸出；
[0011 ] DSP檢測電路，輸入端連接數據傳輸總線和FPGA電路，利用CCS的在線調試功能對驗證ADC的數據轉換功能的實現并對采集到的數據進行校驗；
[0012]數據上傳電路，輸入端連接FPGA電路，輸出端連接儀器艙內的并行數據處理部分，完成與水下信號處理單元的DSP并行處理板的數據通信功能。
[0013]進一步的，所述A/D轉換電路轉換后的數據通過同一套數據傳輸總線上傳的數據傳輸方式，即完成18通道ADC同步采集數據，經鎖存器緩沖后分時傳遞給FPGA電路或DSP檢測電路。
[0014]進一步的，所述信號處理電路包括信號放大電路以及單端信號轉差分信號電路:
[0015]信號放大電路，包括兩級放大電路，第一級放大電路采用同相放大，第二季放大電路采用反相放大;第一級放大電路和第二級放大電路均為10倍放大；
[0016]單端信號轉差分信號電路，選用雙運放0PA2822作為電路的放大器，同向輸出端采用的是電壓跟隨電路，反向輸出端采用的是增益為I的反向放大電路。
[0017]進一步的，在差分信號的兩個輸出端均采用了下限截止頻率為10kHz的巴特沃斯二階低通濾波電路，增益為I，其集成運放采用0PA2822芯片。
[0018]進一步的，所述A/D轉換電路采用ADS804模數轉換器。
[0019]進一步的，所述信號鎖存電路的鎖存器為邊沿16位三態D觸發器SN74LVTH16374芯片，包含兩個獨立的輸出使能控制信號OEl、0E2和輸入信號鎖存始終信號CPl、CP2，如果OE為低電平，則輸出端輸出鎖存的數據;如果OE為高電平，則輸出端為高阻狀態;如果CP和OE均為低電平則輸出端的數據保持不變。
[0020]進一步的，所述DSP檢測電路由DSP-TMS320VC33完成；DSP檢測電路和FPGA電路之間的數據傳輸是通過DSP的外部數據總線、地址總線和控制總線實現，二者之間的通信采用命令字的方式。
[0021]進一步的，所述數據上傳電路采用的芯片為可點對點長距離串行高速通信的CY7B923o
[0022]本發明公開的一種多陣元聲納信號采集電路，具有以下有益效果:
[0023]1.采用差分信號輸入的A/D轉換器，減少了偶次諧波的產生，充分地消除了系統共模噪聲；
[0024]2.可濾除高頻噪聲；
[0025]3.采集精度高、動態范圍大；
[0026]4.電路結構合理，成本低；
[0027]5.適合點對點長距離通信且傳輸速率快。
【附圖說明】
[0028]圖1是數據采集電路原理框圖；
[0029]圖2是信號放大電路原理圖；
[0030]圖3是單端信號轉差分信號電路原理圖；
[0031 ]圖4是二階低通濾波電路原理圖；
[0032]圖5是A/D轉換電路圖；
[0033]圖6是信號鎖存電路原理圖；
[0034]圖7是FPGA與DSP接口電路圖；
[0035]圖8是數據上傳接口電路圖。
【具體實施方式】
[0036]下面結合實施例并參照附圖對本發明作進一步描述。
[0037]請參見圖1。一種多陣元聲納信號采集電路，包括信號調理電路、A/D轉換電路、信號鎖存電路、FPGA電路、DSP檢測電路和數據上傳電路:
[0038]信號調理電路，輸入端連接換能器，輸出端連接A/D轉換電路，對換能器接收到的模擬信號進行放大和濾波，并應A/D轉換器要求完成對輸入模擬單端信號的I倍增益差分轉換；
[0039]A/D轉換電路，輸入端連接信號調理電路，輸出端連接信號鎖存電路，將濾波后的模擬信號經A/D轉換器量化為12位數字信號；
[0040 ]信號鎖存電路，輸入端連接A/D轉換電路，輸出端連接FPGA電路和DSP檢測電路，將采集到的18路信號同時鎖存到各自的觸發器中，觸發器的輸出口復用一套數據傳輸總線，通過對各路觸發器的時序控制，將觸發器內鎖存的數據按照一定時序順次讀出；
[0041 ] FPGA電路，是數據采集系統的核心部分，輸入端連接數據傳輸總線，輸出端連接DSP檢測電路、A/D轉換電路和數據上傳電路，FPGA選用的是ALTERA公司EP1K30TC144-3，完成對前端ADC、鎖存器的時序邏輯控制，以及對采集到的數據進行數據緩沖、符號擴展和數據打包功能，并通過數據上傳電路的時序控制將數據輸出；
[0042]DSP檢測電路，輸入端連接數據傳輸總線和FPGA電路，利用CCS的在線調試功能對驗證ADC的數據轉換功能的實現并對采集到的數據進行校驗；
[0043]數據上傳電路，輸入端連接FPGA電路，輸出端連接儀器艙內的并行數據處理部分，完成與水下信號處理單元的DSP并行處理板的數據通信功能。
[0044]本實施例中，所述A/D轉換電路轉換后的數據通過同一套數據傳輸總線上傳的數據傳輸方式，即完成18通道ADC同步采集數據，經鎖存器緩沖后分時傳遞給FPGA電路或DSP檢測電路。
[0045]本實施例中，所述信號處理電路包括信號放大電路以及單端信號轉差分信號電路:
[0046]信號放大電路如圖2所示，采用兩級放大，為了有效地防止放大電路的自激，采用混合的方式，即第一級放大電路采用同相放大，第二季放大電路采用反相放大;而在放大倍數方面，第一級、第二級均為10倍放大，S卩20dB，這樣信號調理板前、后兩級放大一共有40dB的增益。R5、R6、R7與U2A構成第一級放大，R5采用1ΚΩ，R6采用10ΚΩ，R7采用910Ω，U2A為0PA2822U的一部分。R5與R6決定了第一級放大器的放大倍數，R7為平衡電阻。R5、R6、R7與U2A構成第一級放大，R5采用1ΚΩ，R6采用10ΚΩ，R7采用910Ω，U2A為0PA2822U的一部分。R5與R6決定了第一級放大器的放大倍數，R7為平衡電阻。R9、R10、R11與U2B構成第二級放大，R9采用1ΚΩ，R10采用10ΚΩ，R11采用910Ω，U2B為0PA2822的一部分。R9與RlO決定了第一級放大器的放大倍數，RU為平衡電阻。C2為耦合電容濾除信號中的直流分量，使得前、后級能夠很好的耦合在一起，取0.1UFA8為匹配電阻取100 Ω，調節和后級之間的阻抗匹配。
[0047]單端信號轉差分信號電路如圖3所示，本發明為了減少偶次諧波的產生，充分地消除系統共模噪聲，采用了信號輸入端為差分信號輸入的A/D轉換器，這就需要將單端的輸入信號轉換成差分信號提供給ADC。同時要求運放本身的噪聲很小，這樣才不會對ADC的精度產生過大的影響。在設計中，選用雙運放0PA2822作為電路的放大器，同向輸出端采用的是電壓跟隨電路，反向輸出端采用的是增益為I的反向放大電路。圖3中C5和ClO為高頻濾波電容，容值取22?沾。1?2、1?、1?5、1?8、1?12設定電路的增益，阻值取392Ω