零漂，幅值等參數的計算。地址總線中的ADDR地址主要對應控制寄存器，狀態寄存器和數據寄存器的部分，也就是每一個寄存器都對應一個地址，處理器軟核和數字邏輯單元的數據交換主要通過讀取和寫入不同地址的寄存器來實現。
[0026]處理器軟核還連接有一個片上RAM，主要作為處理器軟核的程序和數據的運行緩存空間。
[0027]處理器軟核部分的功能主要是完成一些非實時性的工作，這些工作對處理速度的要求不高，但是邏輯卻很復雜。而數字邏輯部分的功能是:數據的采集，數字信號處理，數據組幀發送等功能，這些功能對處理速度的要求比較高，這些功能采用FPGA的內部邏輯資源實現，能充分發揮FPGA的并行運算和并行處理功能，提高效率。軟核處理器部分和數字邏輯兩個部分之間通過地址和數據總線實現數據流的交換。為了提高可靠性，將兩部分的功能互相獨立。數字邏輯部分能單獨完成數據的采集，數據的處理，數據發送。采用FPGA代替傳統的CPU作為主控制器的方式和CPU和FPGA配合使用的方式，大大節省了成本，提高了電路的效率和性能。
[0028]PGA用于將采樣值按照大小進行不同增益的控制，以提高小信號時的信噪比，減小小信號的量化誤差，從而提高小信號的采樣精度。增益控制原理如圖3所示，從圖3中可以看出，根據采集到的小信號所處的幅值來確定對應的增益，幅值越大時，對應的增益越小，相應地，幅值越小時，對應的增益越大。在進行增益控制時，設置若干個增益，所有的增益按大小排列，每個增益對應一個采集信號閾值，每兩個相鄰的增益對應的采集信號閾值構成一個閾值范圍，當采集信號時，根據采集信號所處的閾值范圍來對采集信號進行對應的增益處理。閾值范圍對應的增益為構成該閾值范圍的兩個采集信號閾值中較大的采集信號閾值(即為該閾值范圍的上限采集信號閾值)對應的增益。由于采集信號越小時，需要的增益越大，所以增益與對應的采集信號閾值呈反比，所以構成閾值范圍的兩個采集信號閾值對應的增益中，較大采集信號閾值對應的增益小于較小采集信號閾值對應的增益。
[0029]在確定所處的閾值范圍時，首先在所有的閾值范圍內選定其中一個閾值范圍作為原始比較范圍。采集信號與原始比較范圍進行比較，當采集信號處于原始比較范圍內時，對采集信號進行與該原始比較范圍對應的增益處理；當采集信號大于原始比較范圍的上限采集信號閾值時，采集信號再與原始比較范圍的相鄰前一個比較范圍進行比較，根據比較結果確定采集信號所在的閾值范圍，當采集信號小于原始比較范圍的下限采集信號閾值時，采集信號再與原始比較范圍的相鄰后一個比較范圍進行比較。
[0030]當發送采集信號時，FPGA通過相應的除法器，將采集信號除以相應的增益來還原米集?目號。
[0031]例如，選擇PGA的XI，Χ2，Χ8三種增益，增益Xl和Χ2對應的采集信號閾值構成一個閾值范圍，Χ2和Χ8對應的采集信號閾值構成一個閾值范圍，當采集信號處于增益Χ2和Χ8對應的閾值范圍時，采集信號進行增益Χ2處理，當采集信號小于該閾值范圍的下限閾值時，說明此時采集信號過小，需要更大的增益處理，采集信號進行增益Χ8處理；當采集信號大于該閾值范圍的上限閾值時，說明此時采集信號較大，不需要進行Χ2增益處理，此時采集信號進行增益Xl處理，如圖4所示。每次采集信號都和系統設定好的閾值進行比較。如果采集信號超過對應的閾值則跳轉到相應通道，反之則保持原來的通道。FPGA最終通過相應的乘法器和除法器，還原不同通道的真實采樣值。通過增益控制的方法，小信號的采樣精度可以達到0.05級。
[0032]本實施例中的采集器即是該電子式互感器，采集板是采集器的電路板；傳感頭對應電子式互感器中的一次設備，比如羅氏線圈等器件。
[0033]在進行精度校正的時候，采集器根據標準信號源，將幅值，相位，零漂等系數調整到一個統一的額定值，得到系數Κ1，Κ1作為采集器本身的系數。然后將采集器搭配傳感頭，將調試工具切換到傳感頭調試界面，按照標準信號源將系數重新校正，得到一個新的系數Κ2，這個就是傳感頭的系數。整個裝置的系數為:Κ = Κ1*Κ2。我們將Kl，Κ2兩個系數分別保存在FLASH芯片的兩個block存儲扇區中，同時上位機調試工具在電腦上保存成相應的文件，作為備份。當現場要更換傳感頭或者采集板時，無需重新校正精度，只需要將對應的傳感頭或者采集板的文件，通過上位機工具重新下載。這樣就實現了采集器和傳感頭的免調試互換，給現場設備的維護升級節省了人力和物力，同時減少升級維修設備造成變電站停運的時間。系數調整及兩級系數的管理通過處理器軟核實現，處理器軟核軟核主程序框圖如圖5所示。
[0034]以上給出了具體的實施方式，但本發明不局限于所描述的實施方式。本發明的基本思路在于上述基本方案，對本領域普通技術人員而言，根據本發明的教導，設計出各種變形的模型、公式、參數并不需要花費創造性勞動。在不脫離本發明的原理和精神的情況下對實施方式進行的變化、修改、替換和變型仍落入本發明的保護范圍內。
【主權項】
1.一種電子式互感器，其特征在于，包括用于為電子式互感器中的器件提供電能的電源、FPGA、PGA、信號調理模塊、第一 AD轉換模塊和第二 AD轉換模塊，線圈采集到的信息經所述信號調理模塊后輸出兩路信號，一路依次經PGA和第一 AD轉換模塊后輸入給FPGA，另一路經第二 AD轉換模塊后輸入給FPGA ;所述FPGA配置為兩部分:一部分為處理器軟核部分，另一部分為數字邏輯部分；在所述數字邏輯部分中，經所述第一 AD轉換模塊和第二 AD轉換模塊輸入給FPGA的信息依次經過雙AD采集單元、PGA控制單元、數字信號處理單元、組幀單元和編碼發送單元后輸出，所述數字邏輯部分還包括數據寄存器、狀態寄存器、用于控制相應單元的定時器和控制寄存器，所述數字信號處理單元連接所述數據寄存器和狀態寄存器；所述處理器軟核部分包括總線單元、GP1單元和用于與上位機連接的UART端口，所述總線單元通過數據總線和地址總線連接所述控制寄存器、數據寄存器和狀態寄存器，所述GP1單元中的中斷端口連接所述定時器，所述GP1單元中的控制端口連接所述數字邏輯部分。2.根據權利要求1所述的電子式互感器，其特征在于，所述電子式互感器還包括存儲器，所述FPGA連接所述存儲器。3.根據權利要求1所述的電子式互感器，其特征在于，所述PGA控制單元采用以下方式進行控制: 設置若干個增益，所有的增益按大小排列，每個增益對應一個采集信號閾值，每兩個相鄰的增益對應的采集信號閾值構成一個閾值范圍，當采集信號時，根據采集信號所處的閾值范圍來對所述采集信號進行對應的增益處理；當發送所述采集信號時，將所述采集信號除以相應的增益來還原所述采集信號；所述相應的增益為構成所述所處的閾值范圍的采集信號中的上限采集信號閾值對應的增益。
【專利摘要】本發明涉及一種電子式互感器，包括用于為電子式互感器中的器件提供電能的電源、FPGA、PGA、信號調理模塊、第一AD轉換模塊和第二AD轉換模塊，線圈采集到的信息經信號調理模塊后輸出兩路信號，一路依次經PGA和第一AD轉換模塊后輸入給FPGA，另一路經第二AD轉換模塊后輸入給FPGA。采樣線圈通過該可編程增益放大器根據模擬量小信號按照若干個增益進行對應分級放大，能夠有效地對小信號進行增益處理，保證了小信號的有效采集，提高了每次采集信號時的采樣精度。另外，通過一個FPGA實現同時CPU+FPGA的功能，將FPGA配置為兩部分：一部分為處理器軟核部分，另一部分為數字邏輯部分，每部分各自完成各自的功能，保證了信號的良好采集、處理和傳輸。
【IPC分類】G01R15/18
【公開號】CN105067860
【申請號】CN201510435957
【發明人】牟濤, 周水斌, 馬儀成, 劉曉霞, 趙應兵, 周麗娟
【申請人】許繼集團有限公司, 許繼電氣股份有限公司, 許昌許繼軟件技術有限公司, 國家電網公司
【公開日】2015年11月18日
【申請日】2015年7月22日