一種電子式互感器的制造方法
【技術領域】
[0001]本發明涉及一種電子式互感器，屬于電子式互感器的設計和信號采集技術領域。
【背景技術】
[0002]電子式互感器是智能變電站建設中重要的設備之一，采用先進的電子技術對其實現方式進行深入探討具有非常重要的意義。電力系統中的電磁環境非常復雜和惡劣，電子式互感器是一次設備和二次設備的橋梁，其要承受的電磁干擾，要遠遠大于其他二次設備。因此如何使采集器在復雜電磁干擾環境中可靠工作，并且保證較高的采樣精度，是當前需要解決的一個問題。另外，由于電子式互感器的采樣數值各種各樣，有的是很大的取值，還有的是很小的取值，當電子式互感器采樣較小的數值時，常常會由于信號過小而造成采樣精度低的問題。
[0003]此外，一個好的采集器，需要較好的人機交互性，要求在參數的設置，系數調整，程序升級方面具有方便易用的特點。特別是考慮傳感頭和采集器之間一旦一方出現損壞，在維護和更換的時候，如何提高其維護效率，減少變電站停運時間是一個關鍵內容。
[0004]在通常情況下，采集器的實現有以下兩種方式:
[0005](I)單CPU控制器實現方式，這種方式的的優點是具有易于實現人機交互。但是在進行高速高精度的數據采集和數據處理的情況下，由于CPU處理能力的限制，往往很難達到要求。
[0006](2)采用CPU結合FPGA的方式，CPU實現控制器的功能，用來實現人機交互，數據通訊傳輸功能。而FPGA作為協處理器，實現高速的數據采集，數據處理功能。但是在復雜的電磁環境中，電路越復雜，越不利于電磁兼容的實現。同時這種方案也加大了采集器的成本，體積和功耗。
[0007]由此可見現存的電子式互感器的設計方法不同程度的存在著各種問題。需要我們開拓新的思路進一步去完善。
【發明內容】
[0008]本發明的目的是提供一種電子式互感器，用以解決在進行小信號采樣時造成的采樣精度低的問題。
[0009]為實現上述目的，本發明的方案包括一種電子式互感器，包括用于為電子式互感器中的器件提供電能的電源、FPGA、PGA、信號調理模塊、第一 AD轉換模塊和第二 AD轉換模塊，線圈采集到的信息經所述信號調理模塊后輸出兩路信號，一路依次經PGA和第一 AD轉換模塊后輸入給FPGA，另一路經第二 AD轉換模塊后輸入給FPGA ;所述FPGA配置為兩部分:一部分為處理器軟核部分，另一部分為數字邏輯部分；在所述數字邏輯部分中，經所述第一AD轉換模塊和第二 AD轉換模塊輸入給FPGA的信息依次經過雙AD采集單元、PGA控制單元、數字信號處理單元、組幀單元和編碼發送單元后輸出，所述數字邏輯部分還包括數據寄存器、狀態寄存器、用于控制相應單元的定時器和控制寄存器，所述數字信號處理單元連接所述數據寄存器和狀態寄存器；所述處理器軟核部分包括總線單元、GP1單元和用于與上位機連接的UART端口，所述總線單元通過數據總線和地址總線連接所述控制寄存器、數據寄存器和狀態寄存器，所述GP1單元中的中斷端口連接所述定時器，所述GP1單元中的控制端口連接所述數字邏輯部分。
[0010]所述電子式互感器還包括存儲器，所述FPGA連接所述存儲器。
[0011]所述PGA控制單元采用以下方式進行控制:設置若干個增益，所有的增益按大小排列，每個增益對應一個采集信號閾值，每兩個相鄰的增益對應的采集信號閾值構成一個閾值范圍，當采集信號時，根據采集信號所處的閾值范圍來對所述采集信號進行對應的增益處理；當發送所述采集信號時，將所述采集信號除以相應的增益來還原所述采集信號；所述相應的增益為構成所述所處的閾值范圍的采集信號中的上限采集信號閾值對應的增益。
[0012]本發明提提供的電子式互感器中設置有可編程增益放大器，控制器控制連接該可編程增益放大器，采樣線圈通過該可編程增益放大器根據模擬量小信號按照若干個增益進行對應分級放大，能夠有效地對小信號進行增益處理，保證了小信號的有效采集，提高了每次采集信號時的采樣精度。另外，通過一個FPGA實現同時CPU+FPGA的功能，將FPGA配置為兩部分:一部分為處理器軟核部分，另一部分為數字邏輯部分，每部分各自完成各自的功能，保證了信號的良好采集、處理和傳輸。
【附圖說明】
[0013]圖1是電子式互感器的結構原理圖；
[0014]圖2是FPGA的程序原理圖；
[0015]圖3是本發明提供的信號采集方法的增益切換原理圖；
[0016]圖4是增益切換的程序流程圖；
[0017]圖5是CPU軟核的程序框圖。
【具體實施方式】
[0018]下面結合附圖對本發明做進一步詳細的說明。
[0019]如圖1所示的電子式互感器，包括電源、信號處理單元羅氏線圈，電源用于為該電子式互感器中的器件提供電能，信號處理單元包括信號調理電路、可編程增益放大器(PGA)和FPGA，羅氏線圈的輸出端連接信號調理電路的輸入端，該信號調理電路有兩個輸出端，一個輸出端連接PGA的輸入端，PGA的輸出端通過AD轉換模塊連接FPGA的采樣信號輸入端口，FPGA的控制信號輸出端口控制連接該PGA ;信號調理電路的另一個輸出端通過另一個AD轉換模塊連接FPGA的另一個信號輸入端口。FPGA還連接有一個存儲器。
[0020]FPGA的光接收口可以接收外部采集同步信號，同時復用作為調試口，通過光電轉換器與電腦上位機通訊，進行參數調整，程序升級等功能。光發送口除了發送FT3等報文夕卜，也同時做為調試口發送端與電腦通訊。通過器件的復用大大減少了內部元件，降低成本的同時，使電路更加高效。
[0021 ] 整個電子式互感器采用雙AD采集，用一片FPGA實現控制器加數據處理的功能，整個硬件結構非常簡單，所有電路在保證性能的同時，做到精簡，大大減少了故障點和降低了功耗。
[0022]FPGA的程序結構如圖2所示，整個FPGA分為軟核處理器部分和數字邏輯兩個大的部分；在數字邏輯部分中，經兩個AD轉換模塊輸入給FPGA的信息依次經過雙AD采集單元、PGA控制單元、數字信號處理單元、組幀單元和編碼發送單元后輸出，數字信號處理單元連接數據寄存器和狀態寄存器，數字邏輯部分還包括用于控制相應單元的定時器和控制寄存器。
[0023]數字信號處理單元用于采樣數據的數據處理，如數字濾波，參數調整等，組幀單元用于將數據組幀成FT3報文發送，雙AD單元用于控制雙AD的采樣時序，編碼發送單元用于將信號編碼成UART型式通過光口發送給合并單元或者上位機，圖1中的光發送口對應該編碼發送單元。控制寄存器用于控制數字邏輯部分的工作狀態，和用來設置采集器工作的參數，如采樣率，發送波特率，報文類型等參數；狀態寄存器用來將數字邏輯部分當前的工作狀態反饋給處理器軟核，處理器軟核來監視數字邏輯狀態機的跳轉等參數；數據寄存器用來將數字邏輯部分的實時采樣數據傳輸給處理器軟核部分，來對采樣數據進行計算。
[0024]處理器軟核部分包括總線單元、GP1單元和用于與上位機連接的UART端口，總線單元通過數據總線和地址總線連接數字邏輯部分，具體連接控制寄存器、狀態寄存器和數據寄存器。GP1單元實際上就是處理器軟核的一個1管腳，GP1單元中的中斷端口連接定時器，GP1單元中的控制端口連接數字邏輯部分，定時器主要根據自己的時間，定時產生一個中斷信號，定時中斷信號通過GP1單元中的中斷端口給處理器軟核產生一個1中斷；數字邏輯部分通過控制1管腳的電平高低來產生中斷，即低電平的下降沿就觸發一個中斷。
[0025]總線單元中的數據總線中的DATA數據分為兩類，一類是處理器軟核部分給數字邏輯單元的數據，主要是通過上位機調整并保存在flash中的采集器的參數文件，如采集器的發送波特率，采樣速率，發送報文類型等，還包括采集器和傳感頭兩層系數的幅值，零漂，相位等參數。另一類是數字邏輯單元給處理器軟核部分的，主要是實時的采樣值，用于處理器軟核部分對采樣值進行