陣列柵極驅動電路與顯示面板的制作方法
【技術領域】
[0001]本發明涉及一種陣列柵極驅動電路與顯示面板，特別是用于非晶硅薄膜晶體管(thin film transistor, TFT)的陣列柵極驅動電路與顯示面板。
【背景技術】
[0002]陣列柵極驅動電路(Gate-driver On Array)技術現在已經在面板中被廣泛采用，它可以節省柵極集成電路(integrated circuit, 1C)的成本，也能夠縮減面板邊框的寬度，對現在流行的窄邊框設計非常有利，是未來面板設計的一個重要技術。
[0003]通常使用非晶娃(Amorphous Silicon, a_Si)薄膜晶體管的陣列柵極驅動電路往往都需要設計一個升壓電容，這個電容一端連接于柵極輸出端，另外一端連接陣列柵極驅動電路對應的柵極線。當陣列柵極驅動電路輸出柵極脈沖時，升壓電容可以抬升柵極輸出端的電位，保證陣列柵極驅動電路的正常輸出。
[0004]但是這種設計也存在一個缺點，升壓電容直接和柵極線連接，在柵極脈沖輸出時，它一方面抬升柵極輸出端的電壓，但另一方面也成為了柵極線的一個寄生電容，直接后果就是造成柵極脈沖的電阻電容延遲(RC Delay)更加嚴重。隨著面板的尺寸的逐漸增大，分辨率的逐漸提高，柵極線的負載電容越來越大，而升壓電容的存在就使得這個問題更加突出。這樣很可能造成面板內的像素充電不足，從而降低面板的顯示品質。
【發明內容】
[0005]鑒于以上問題，本發明針對這個問題，對陣列柵極驅動電路的升壓電容結構進行了重新設計，采用了兩個薄型晶體管在裝置電壓(高電位)VDD和公共接地電壓(低電位)VSS之間進行分壓，并將中間的分壓點連接一升壓電容，利用分壓點電位的變化對柵極輸出端電位進行抬升，達到與現有陣列柵極驅動電路設計同樣的效果。
[0006]本發明一實施例提出一種陣列柵極驅動電路，位于一顯示面板中，所述陣列柵極驅動電路包括一第一薄型晶體管，所述第一薄型晶體管的一柵極與一源極相連并接收一頻率信號；一第二薄型晶體管，所述第二薄型晶體管的一源極與所述第一薄型晶體管的一漏極相連，且所述第二薄型晶體管的一柵極輸出一柵極輸出信號；一第三薄型晶體管，所述第三薄型晶體管的一柵極與所述第二薄型晶體管的所述源極相連，所述第三薄型晶體管的一源極與所述第一薄型晶體管的所述源極相連；一第四薄型晶體管，所述第四薄型晶體管的一源極與所述第三薄型晶體管的一漏極相連，所述第四薄型晶體管的一柵極與所述第二薄型晶體管的所述柵極相連；一第五薄型晶體管；一第六薄型晶體管，所述第六薄型晶體管的一源極與所述第五薄型晶體管的一漏極相連，所述第六薄型晶體管的一柵極與所述第四薄型晶體管的所述源極相連；一第七薄型晶體管，所述第七薄型晶體管的一柵極與所述第六薄型晶體管的所述柵極相連；一第八薄型晶體管，所述第八薄型晶體管的一源極與所述第五薄型晶體管的一柵極相連，所述第八薄型晶體管的一漏極與所述第五薄型晶體管的一漏極相連；一第九薄型晶體管，所述第九薄型晶體管的一柵極與所述第八薄型晶體管的一柵極相連，所述第九薄型晶體管的一源極與所述第七薄型晶體管的一源極相連；一第一升壓薄型晶體管，所述第一升壓薄型晶體管的一柵極與所述第九薄型晶體管的所述源極相連，并且輸出一柵極線輸出信號；一第二升壓薄型晶體管，所述第二升壓薄型晶體管的一源極與所述第一升壓薄型晶體管的一漏極相連于一分壓點；一升壓電容，連接于所述第八薄型晶體管的一漏極與所述分壓點之間；一第十二薄型晶體管，所述第十二薄型晶體管的一源極與所述第八薄型晶體管的所述漏極相連；一第十三薄型晶體管，所述第十三薄型晶體管的一柵極與所述第十二薄型晶體管的所述源極相連；一第十四薄型晶體管，所述第十四薄型晶體管的一柵極與所述第十三薄型晶體管的所述柵極相連，所述第十四薄型晶體管的一漏極與所述第一升壓薄型晶體管的所述柵極相連；以及一第十五薄型晶體管，所述第十五薄型晶體管的一源極與所述第十四薄型晶體管的所述漏極相連，所述第十五薄型晶體管的一柵極與所述第十二薄型晶體管的一柵極相連。
[0007]較優選地，所述第二升壓薄型晶體管的一柵極與所述第九薄型晶體管的所述柵極相連接。
[0008]較優選地，所述第二升壓薄型晶體管的一柵極與上一級陣列柵極驅動電路傳下來的起始信號相連接。
[0009]較優選地，所述第二升壓薄型晶體管的所述柵極接收所述顯示面板所傳送的一控制信號，所述控制信號控制所述第一升壓薄型晶體管與所述第二升壓薄型晶體管的其中至少一個是關斷狀態。
[0010]較優選地，當所述第一升壓薄型晶體管被導通時，所述第二升壓薄型晶體管被關斷，所述分壓點的電壓是一高電位，并能通過所述升壓電容拉高所述柵極輸出信號的電位。
[0011]較優選地，當所述第一升壓薄型晶體管被關斷時，所述第二升壓薄型晶體管被導通，所述分壓點的電壓是一低電位，無法通過所述升壓電容拉高所述柵極輸出信號的電位。
[0012]本發明中升壓電容不再直接和柵極線連接，降低了柵極線上的寄生電容，對面板顯示品質的改善是非常有利的。
[0013]為使本發明的上述目的、特征和優點能更明顯易懂，下文特舉較佳實施例并配合附圖做詳細說明。
【附圖說明】
[0014]圖1是依據本發明一實施例的陣列柵極驅動電路的電路圖；
[0015]圖2是圖1中的數組柵極驅動電路在正常工作時的波形圖；以及
[0016]圖3是依據本發明另一實施例的陣列柵極驅動電路的電路圖。
【具體實施方式】
[0017]以下各實施例的說明是參考附加的圖式，用以例示本發明可用以實施的特定實施例。本發明所提到的方向用語，例如「上」、「下」、「前」、「后」、「左」、「右」、「內」、「外」、「側面」等，僅是參考附加圖式的方向。因此，使用的方向用語是用以說明及理解本發明，而非用以限制本發明。
[0018]請參照圖1，圖1是依據本發明一實施例的陣列柵極驅動電路的電路圖，如圖1所示，陣列柵極驅動電路10位于一顯示面板中，所述陣列柵極驅動電路10包括一第一薄型晶體管T1，所述第一薄型晶體管T1的一柵極與一源極相連并接收一頻率信號CK ;一第二薄型晶體管Τ2，所述第二薄型晶體管Τ2的一源極與所述第一薄型晶體管Τ1的一漏極相連，且所述第二薄型晶體管Τ2的一柵極輸出一柵極輸出信號S_Q ;—第三薄型晶體管T3，所述第三薄型晶體管T3的一柵極與所述第二薄型晶體管T2的所述源極相連，所述第三薄型晶體管T3的一源極與所述第一薄型晶體管T1的所述源極相連；一第四薄型晶體管T4，所述第四薄型晶體管T4的一源極與所述第三薄型晶體管T3的一漏極相連，所述第四薄型晶體管T4的一柵極與所述第二薄型晶體管T2的所述柵極相連；一第五薄型晶體管T5 第六薄型晶體管T6，所述第六薄型晶體管T6的一源極與所述第五薄型晶體管T5的一漏極相連，所述第六薄型晶體管T6的一柵極與所述第四薄型晶體管T4的所述源極相連；一第七薄型晶體管T7，所述第七薄型晶體管T7的一柵極與所述第六薄型晶體管T6的所述柵極相連；一第八薄型晶體管T8，所述第八薄型晶體管T8的一源極與所述第五薄型晶體管T5的一柵極相連，所述第八薄型晶體管T8的一漏極與所述第五薄型晶體管T5的一漏極相連；一第九薄型晶體管T9，所述第九薄型晶體管T9的一柵極與所述第八薄型晶體管T8的一柵極相連，所述第九薄型晶體管T9的一源極與所述第七薄型晶體管T7的一源極相連；一第一升壓薄型晶體管T10，所述第一升壓薄型晶體管T10的一柵極與所述第九薄型晶體管T9的所述源極相連，并且輸出一柵極線輸出信號S_G 第二升壓薄型晶體管T11，所述第二升壓薄型晶體管T11的一源極與所述第一升壓薄型晶體管T10的一漏極相連于一分壓點K，所述第二升壓薄型晶體管T11的一柵極與所述第九薄型晶體管T9的所述柵極相連；一升壓電容C_boost，連接于所述第八薄型晶體管T8的一漏極與所述分壓點K之間；一第十二薄型晶體管T12，所述第十二薄型晶體管T12的一源極與所述第八薄型晶體管T8的所述漏極相連；一第十三薄型晶體管T13，所述第十三薄型晶體管T13的一柵極與所述第十二薄型晶體管T12的所述源極相連；一第十四薄型晶體管T14，所述第十四薄型晶體管T14的一柵極與所述第十三薄型晶體管T13的所述柵極相連，所述第十四薄型晶體管T14的一漏極與所述第一升壓薄型晶體管T10的所述柵極相連；以及一第十五薄型晶體管T15，所述第十五薄型晶體管T15的一源極與所述第十四薄型晶體管T14的所述漏極相連，所述第十五薄型晶體管T15的一柵極與所述第十二薄型晶體管T12的一柵極相連。
[0019]其中在裝置電壓VDD和公共接地電壓VSS之間，由兩個串聯的TFT支路，第一升壓薄型晶體管T10與第二升壓薄型晶體管T11進行連接，第一升壓薄型晶體管T10的柵極與本級數組柵極驅動電路10對應的柵極線(無圖示)連接，第二升壓薄型晶體管T11的柵極接收信號S_XCK，較優選地，所述控制信號S_XCK控制所述第一升壓薄型晶體管T10與所述第二升壓薄型晶體管T11的其中至少一個是關斷狀態，使這條支路的電流維持在一個很小的狀態，不會使得G0A電路的功耗增加。較優選地，當所述第一升壓薄型晶體管T10被導通時，所述第二升壓薄型晶體管T11被關斷，所述分壓點K的電壓是一高電位，并能通過所述升壓電容C_boost拉高所述柵極輸出信號S_Q的電位，而當所述第一升壓薄型晶體管T10被關斷時，所述第二升壓薄型晶體管T11被導通，所述分壓點K的電壓是一低電位，無法通過所述升壓電容C_boost拉高所述柵極輸出信號S_Q的電位。
[0020]如上所述，升壓電容C_boost —端和柵極輸出端連接，另外一端則是和分壓點K相連，數組柵極驅動電路10正常工作時，分壓點K的電壓波形和柵極線輸出信號S_G的波形是完全一致的，所以當柵極線輸出時，升壓電容C_boost仍然能夠對柵極輸出信號S_Q的電位起到拉升的作用。這種新的結構設計避免了柵極線直接與升壓電容C_boost連接，從而