線，所述至少一級掃描線包括第η級掃描線G(n)、第η+1級掃描線G (η+1)以及第η+2級掃描線G (η+2)充電，所述第η級G0A單元35包括第一下拉維持電路500、上拉電路400、自舉電容電路300、下拉電路200及時鐘電路100。
[0053]所述第一下拉維持電路500，連接一柵極信號點Q(n)。所述上拉電路400，通過所述柵極信號點Q(n)與所述第一下拉維持電路500連接。所述自舉電容電路300，通過所述柵極信號點Q(n)與所述上拉電路400連接。所述下拉電路200，通過所述柵極信號點Q(η)與所述自舉電容電路300連接。所述時鐘電路100，通過所述柵極信號點Q(n)與所述自舉電容電路300連接，并接收第一時鐘信號CK1。
[0054]所述第一下拉維持電路500以及所述下拉電路200共同連接至直流低壓源。
[0055]所述時鐘電路100包括第一晶體管T11、第二晶體管T21、第三晶體管T22以及第四晶體管T23。
[0056]所述第一晶體管T11，其包括第一控制端連接所述柵極信號點Q(n)、第一輸入端連接所述第一時鐘信號CK1以及第一輸出端輸出第η級啟動信號ST (η)。所述第二晶體管Τ21，其包括第二控制端連接所述柵極信號點Q(n)、第二輸入端連接所述第一時鐘信號CK1以及第二輸出端連接所述第η級掃描線G (η)。所述第三晶體管Τ22，其包括第三控制端連接所述柵極信號點Q(n)、第三輸入端連接所述第一時鐘信號CK1以及第三輸出端連接所述第η+1級掃描線G(n+1)。所述第四晶體管T23，其包括第四控制端連接所述柵極信號點Q(η)、第四輸入端連接所述第一時鐘信號CK1以及第四輸出端連接所述第η+2級掃描線G(n+2)。
[0057]所述自舉電容電路300包括第一電容Cbcicist。所述第一電容Cbcicist，其兩端連接所述柵極信號點Q(n)以及所述第η級啟動信號ST (η)。
[0058]所述上拉電路400包括第五晶體管Τ5。所述第五晶體管Τ5，其包括第五控制端接收第η-3級啟動信號ST(n-3)、第五輸入端連接所述第五控制端以及第五輸出端連接所述柵極信號點Q(η)。
[0059]所述第一下拉維持電路500包括第六晶體管Τ6、第七晶體管Τ7、第八晶體管Τ8、第九晶體管T9、第十晶體管Τ10、第^^一晶體管T44以及第十三晶體管T45。
[0060]所述第六晶體管T6，其包括第六控制端接收第n+3級啟動信號ST (n+3)、第六輸入端連接所述直流低壓源Vss以及第六輸出端連接所述柵極信號點Q(n)。所述第七晶體管T7，其包括第七控制端連接所述柵極信號點Q (η)、第七輸入端連接所述直流低壓源Vss。所述第八晶體管T8，其包括第八控制端連接直流高壓源VDD、第八輸出端連接所述第八控制端以及第八輸入端連接所述第七晶體管T7的第七輸出端。所述第九晶體管T9，其包括第九控制端連接所述柵極信號點Q(n)、第九輸入端連接所述直流低壓源Vss。所述第十晶體管T10，其包括第十控制端連接所述第七輸出端、第十輸入端連接所述第九晶體管T9的第九輸出端以及第十輸出端連接所述第八輸出端。所述第十一晶體管T44，其包括第十一控制端連接所述第十輸入端、第十一輸入端連接所述直流低壓源Vss以及第十一輸出端連接所述柵極信號點Q (η)。所述第十三晶體管T45，其包括第十二控制端連接所述第十輸入端、第十二輸入端連接所述直流低壓源Vss以及第十二輸出端輸出所述第η級啟動信號ST(n)。
[0061]所述下拉電路200包括第十三晶體管T41、第十四晶體管T311、第十五晶體管T312、第十六晶體管T42、第十七晶體管T321、第十八晶體管T322、第十九晶體管T43、第二十晶體管T331以及第二^^一晶體管T332。
[0062]所述第十三晶體管T41，其包括第十三控制端連接所述第一下拉維持電路、第十三輸入端連接所述直流低壓源Vss以及第十三輸出端連接第η級掃描線G(n)。所述第十四晶體管T311，其包括第十四控制端連接第二時鐘信號CK2、第十四輸入端連接所述直流低壓源Vss以及第十四輸出端連接第η級掃描線G(n)。所述第十五晶體管T312，其包括第十五控制端連接第四時鐘信號CK4、第十五輸入端連接所述直流低壓源Vss以及第十五輸出端連接第η級掃描線G (η)。所述第十六晶體管Τ42，其包括第十六控制端連接所述第一下拉維持電路、第十六輸入端連接所述直流低壓源Vss以及第十六輸出端連接第η+1級掃描線G(n+1)。所述第十七晶體管Τ321，其包括第十七控制端連接第三時鐘信號CK3、第十七輸入端連接所述直流低壓源Vss以及第十四輸出端連接第η+1級掃描線G(n+1)。所述第十八晶體管T322，其包括第十八控制端連接第五時鐘信號CK5、第十八輸入端連接所述直流低壓源Vss以及第十八輸出端連接第η+1級掃描線G (η+1)。所述第十九晶體管Τ43，其包括第十九控制端連接所述第一下拉維持電路500、第十九輸入端連接所述直流低壓源Vss以及第十九輸出端連接第η+2級掃描線G (η+2)。所述第二十晶體管Τ331，其包括第二十控制端連接所述第四時鐘信號CK4、第二十輸入端連接所述直流低壓源Vss以及第二十輸出端連接第η+2級掃描線G (η+2)。所述第二十一晶體管Τ332，其包括第二十一控制端連接第六時鐘信號CK6、第二^^一輸入端連接所述直流低壓源Vss以及第二^^一輸出端連接第η+2級掃描線 G (η+2)。
[0063]其中所述第一晶體管Τ11、所述第二晶體管Τ21、所述第三晶體管Τ22以及所述第四晶體管Τ23的輸入端均與第一時鐘信號CK1連接，控制端(即柵極)全部和柵極信號點Q(n)連接。其中所述第一晶體管T11的作用是為下一級GOA電路輸出第η級啟動信號ST (η)(Start Pulse)，所述第二晶體管T21、所述第三晶體管T22以及所述第四晶體管T23分別對應了本級的3條柵極線G (n)，G (η+1)和G (η+2)的輸出。對于所述第η級掃描線G (η)來講，所述第十四晶體管Τ311和所述第十五晶體管Τ312的控制端(即柵極)分別由所述第二時鐘信號CK2和所述第四時鐘信號CK4控制，它們負責在不同的時間段內對所述第η級掃描線G(n)的信號進行下拉，由于所述第二晶體管T21、所述第三晶體管T22以及所述第四晶體管T23連接所述第一時鐘信號CK1之后的輸出都是相同的，而三條柵極線G (n)，G (η+1)和G(n+2)的柵極脈沖(Gate Pulse)信號相互之間沒有重迭的部分，因此需要在合適的時間段內對所述第二晶體管T21、所述第三晶體管T22以及所述第四晶體管T23輸出的信號進行下拉，其中所述第η級掃描線G (η)的下拉前面已經介紹了，所述第η+1級掃描線G (η+1)的下拉由所述第十七晶體管Τ321以及所述第十八晶體管Τ322完成，它們分別由所述第三時鐘信號CK3和所述第五時鐘信號CK5控制，所述第η+2級掃描線G (η+2)的下拉由所述第二十晶體管Τ331以及所述第二i^一晶體管T332完成，它們分別由所述第四時鐘信號CK4和所述第六時鐘信號CK6控制。它們和所述第二晶體管T21、所述第三晶體管T22以及所述第四晶體管T23共同作用，保證所述級GOA電路35對應的3條柵極線能夠輸出正確的波形。所述第十三晶體管T41、所述第十六晶體管T42以及所述第十九晶體管T43也是用于下拉3條柵極線，它們的作用是當所述級GOA電路不工作時，即所述級電路的所述柵極信號點Q(n)為低電位時，對所述第η級掃描線G(n)、所述第η+1級掃描線G(n+1)以及所述第η+2級掃描線G(n+2)的信號進行下拉，保證它們的輸出處于低電位。當所述級GOA電路輸出時，即柵極信號點Q(n)位高電位時，所述第十三晶體管T41、所述第十六晶體管T42以及所述第十九晶體管T43的控制端(即柵極)為低電位，它們處于關閉的狀態，對所述第η級掃描線G(n)、所述第η+1級掃描線G(n+1)以及所述第η+2級掃描線G(η+2)的信號輸出沒有任何影響。所述第十一晶體管Τ44以及所述第十三晶體管Τ41也是用于下拉信號，它們的作用是當所述級GOA電路35不輸出時，保證啟動信號ST和所述柵極信號點Q(η)維持在低電位。
[0064]采用本優選實施例的G0A電路35之后，由于每一級G0A電路35可以輸出3條柵極線的信號，所以整個G0A電路布線的高度增加，因此可以將它的寬度縮窄，對窄邊框設計非常有利。另外，本優選實施例的G0A電路35每一級共有21個晶體管，相應的，如果采用圖2的現有技術的G0A電路25，3條柵極線需要3級G0A電路25，共有51個TFT，因而本優選實施例的G0A電路35所需的空間相比現有技術的G0A電路25也有較大幅度的壓縮。
[0065]圖5，繪示本發明的第二優選實施例的G0A電路40架構圖。本優選實施例與第一優選實施例的區別在于連接的訊號不同。說明如下:
[00