的柵極分別與輸入控制信號VIH相連，晶體管Tl的漏極與輸入信號VIL相連，晶體管Tl的源極、晶體管T2的漏極、晶體管Tll的柵極和耦合電容C2—端相連構成節點Q，晶體管T2的源極與晶體管T3的漏極、晶體管T4的漏極相連構成節點B，晶體管T2的柵極、晶體管T3的柵極、晶體管T12的柵極、晶體管T14、晶體管T16的柵極、晶體管T8的源極、晶體管T9的漏極、晶體管TlO的漏極和耦合電容Cl 一端相連，構成反相器輸出節點QB ;晶體管T5的漏極、晶體管T8的漏極、晶體管T13的漏極、晶體管T15的漏極與正電平VDD相接，晶體管T5的柵級、晶體管T5的源極、晶體管T6的源極、晶體管T7的漏極、晶體管T8的柵極、晶體管T17的源極和耦合電容Cl另一端相連接，構成節點A ;晶體管T3的源極、晶體管T6的源極、晶體管T7的源極、晶體管T9的源極、晶體管TlO的源極、晶體管T12的源極、晶體管T14的源極與第一負電平VSSL相連；晶體管T4的柵源、晶體管T6的柵極、晶體管TlO的柵極、晶體管T13的柵極、晶體管Tll的源極、晶體管T12的漏極和耦合電容C2另一端相連，構成節點COUT ;晶體管Tll的源極與時鐘信號CLK相連；晶體管T13的源極、晶體管T14的漏極、晶體管T15的柵極和耦合電容C3 一端相連構成節點DOUT ;晶體管T15的源極和T16的漏極相連構成節點OUT ;晶體管T16源極和第二負電平VSS相連；晶體管T17柵源極和反饋信號RST相連。
[0072]所述晶體管均為N型的耗盡型薄膜晶體管。
[0073]所述柵極集成驅動電路中，晶體管T5、T6、T7、T8、T9、T10、T17和耦合電容Cl構成本發明的反相器，其中，晶體管Τ5要遠大于晶體管Τ6、Τ7和Τ17的尺寸，這樣，在電路上電瞬間，流過晶體管Τ5的電流大于晶體管Τ6、Τ7和Τ17漏電流之和，所以節點A的電壓會慢慢上升，上升到打開Τ4時，會由于耦合電容Cl的自舉作用，迅速加快節點A電壓的上升，當電壓到一個特定電壓值時，流過晶體管Τ5的電流等于晶體管Τ6、Τ7和Τ17的電流時，A點電壓保持穩定，受到噪聲影響時，Tl便會根據A點電壓的大小自動調節電流，使電容Cl的電荷保持穩定，從而使節點A穩定在一個特定的電壓值，所以節點QB也就能保持在一個穩定的電壓。
[0074]本實施例的柵極集成驅動電路的驅動方法，每級柵極驅動電路單元的驅動方法包括以下步驟:
[0075]信號寫入階段:時鐘控制線CLK為低電平時，輸入控制信號VIH和輸入信號VIL為高電平時，晶體管Τ1、Τ7和T9導通，A點和QB點迅速被拉低至第一負電平VSSL，晶體管Τ2、Τ3、Τ12、Τ14和Τ16被關斷，Q點開始被充電至VDD，電荷存儲在耦合電容C2，輸出信號COUT和OUT保持相對應的低電平；
[0076]驅動信號輸出階段:輸入控制信號VIH和輸入信號VIL由高變低，由于輸入控制信號的負電平比輸入信號更低，所以晶體管Tl被完全關斷，晶體管T7和T9由于輸入控制信號變低而關斷，這時，時鐘控制線CLK由低變高，由于耦合電容C2的自舉作用，Q點電壓上升得更高，節點COUT迅速變為VDD，B點電壓上升，使得晶體管T2被完全關斷，耦合電容C2的電荷得以保持，同時晶體管T6和TlO被打開，節點QB繼續保持在第一負電平；節點COUT電壓的上升，使得晶體管T13被打開，DOUT點開始充電，當晶體管T15被打開的時候，OUT點產生高電平輸出，同時，由于耦合電容C3的自舉，節點DOUT上升到比VDD更高的電平，并且由于晶體管T13的柵源電壓相等，DOUT點的電位在該周期內能夠得到保持，這時，OUT點輸出的高電平達到VDD，實現電路的全擺幅輸出；
[0077]下拉階段:時鐘信號CLK由高變低，本級柵極驅動電路單元的節點COUT也迅速被拉低至第一負電平，晶體管T4、T6、TlO和T13迅速被關斷，同時，由于下級柵極驅動電路單元的輸出信號COUT由低變高，A點電壓上升，電荷被存儲在耦合電容Cl中，晶體管T8被打開，QB點電壓上升，由于耦合電容Cl的自舉，QB點電壓也快速上升到接近VDD，這時晶體管T2、T3、T12、T14和T16被打開，節點Q、節點COUT和節點DOUT被下拉到第一負電平，節點OUT被下拉到第二負電平；
[0078]低電平保持階段:反饋信號RST被拉低，節點A的電壓開始下降，在下一次輸入控制信號VIH和輸入信號VIL到來之前，由于電容Cl的電荷得以保持，所以QB點可以穩定保持在高電平，晶體管T2、T3、T12、T14和Tl被打開并保持在深度線性區，輸出信號COUT和OUT穩定保持在低電平。
[0079]以上實施例中，晶體管的源極和漏極均可互換。
[0080]上述實施例為本發明較佳的實施方式，但本發明的實施方式并不受所述實施例的限制，如將晶體管的源極與漏極可對調等，其他的任何未背離本發明的精神實質與原理下所作的改變、修飾、替代、組合、簡化，均應為等效的置換方式，都包含在本發明的保護范圍之內。
【主權項】
1.柵極集成驅動電路的反相器，其特征在于，包括晶體管τ?ν、Τ2ν、Τ3ν、Τ4ν、Τ5ν和耦合電容Clv，晶體管Tlv的第二電極和T3v的第二電極連接正電平VDD，晶體管Tlv的柵極和第一電極均接晶體管Τ2ν的第二電極、晶體管Τ3ν的柵極、晶體管Τ5ν的第一電極和電容Clv —端；晶體管Τ2ν的柵極和晶體管Τ4ν的柵極接控制信號control，晶體管T5v的柵極和第二電極連接反饋信號RSTv，晶體管T2v的第一電極和晶體管Τ4ν的第一電極接第一負電平VSSL，晶體管Τ3ν和Τ4ν的第二電極接電容Clv的另一端，形成反相器輸出節點QBv ； 所述第一電極為源極，第二電極為漏極；或者 所述第二電極為源極，第一電極為漏極。
2.根據權利要求1所述的柵極集成驅動電路的反相器，其特征在于，所述晶體管均為N型的耗盡型薄膜晶體管。
3.一種柵極集成驅動器，其特征在于，包括多級柵極驅動電路單元；本級柵極驅動電路單元的第一輸出信號COUT作為下一級柵極驅動電路單元的輸入控制信號VIH和上一級柵極驅動電路單元的反饋信號RST，第二輸出信號OUT作為掃描線的驅動信號及下一級柵極驅動電路單元的輸入信號VIL ; 每級柵極驅動電路單元包括晶體管Tl?Τ18和耦合電容Cl?C3，一個輸入控制信號VIH, 一個輸入信號VIL，一個時鐘信號CLK，一個反饋信號RST，一個初始化信號ΙΝΙΤ，第一輸出信號C0UT，第二輸出信號0UT，正電平VDD，第一負電平VSSL和第二負電平VSS ； 晶體管Tl的柵極、晶體管T7的柵極、晶體管T9的柵極分別與輸入控制信號VIH相連，晶體管Tl的第二電極與輸入信號VIL相連，晶體管Tl的第一電極、晶體管T2的第二電極、晶體管Tll的柵極和耦合電容C2 —端相連構成節點Q，晶體管T2的第一電極與晶體管T3的第二電極、晶體管T4的第二電極相連構成節點B，晶體管T2的柵極、晶體管T3的柵極、晶體管T12的柵極、晶體管T14、晶體管T16的柵極、晶體管T8的第一電極、晶體管T9的第二電極、晶體管TlO的第二電極和耦合電容Cl 一端相連，構成反相器輸出節點QB ;晶體管T5的第二電極、晶體管T8的第二電極、晶體管T13的第二電極、晶體管T15的第二電極、晶體管T18的第二電極分別與正電平VDD相接，晶體管T5的柵級、晶體管T5的第一電極、晶體管T6的第一電極、晶體管T7的第二電極、晶體管T8的柵極、晶體管T17的第一電極、晶體管T18的第一電極和耦合電容Cl另一端相連接，構成節點A ;晶體管T3的第一電極、晶體管T6的第一電極、晶體管T7的第一電極、晶體管T9的第一電極、晶體管TlO的第一電極、晶體管T12的第一電極、晶體管T14的第一電極與第一負電平VSSL相連；晶體管T4的柵源、晶體管T6的柵極、晶體管TlO的柵極、晶體管T13的柵極、晶體管Tll的第一電極、晶體管T12的第二電極和耦合電容C2另一端相連，構成節點COUT ;晶體管Tll的第一電極與時鐘信號CLK相連；晶體管T13的第一電極、晶體管T14的第二電極、晶體管T15的柵極和耦合電容C3 —端相連構成節點DOUT ;晶體管T15的第一電極和T16的第二電極相連構成節點OUT ;晶體管T16的第一電極和第二負電平VSS相連；晶體管T17的柵極、第一電極和反饋信號RST相連；晶體管T18柵極與初始化信號INIT相連接； 所述第一電極為源極，第二電極為漏極；或者 所述第二電極為源極，第一電極為漏極。
4.根據權利要求3所述的柵極集成驅動器，其特征在于，所述晶體管均為N型的耗盡型