柵極集成驅動電路的反相器、柵極集成驅動器及驅動方法
【技術領域】
[0001]本發明涉及平板顯示器的柵極驅動技術，特別涉及柵極集成驅動電路的反相器、柵極集成驅動器及驅動方法。
【背景技術】
[0002]近年來，氧化物薄膜晶體管受到了極大的關注，其具備迀移率高，一致性好和電學性能穩定的特性，且制備成本較低。將柵極驅動電路集成在顯示器上，有利于降低顯示設備的成本，實現顯示設備的輕薄和窄邊框設計。但是只有N型氧化物薄膜晶體管能夠使用于電路設計，并且其在柵源電壓為零，源漏電壓大于零時，不能完全關斷，依然有漏電流通過。
[0003]在柵極驅動電路中，提供輸出級下拉晶體管控制信號的模塊電路稱為反相器。傳統反相器由一個二極管接法的晶體管與一個大尺寸的下拉晶體管組成，傳統反相器在輸出低電平時存在大的直流回路，并且由于下拉晶體管上存在壓降，使得反相器輸出無法達到最低電平。而時鐘控制反相器，由下拉晶體管與時鐘控制的上拉晶體管組成，由于采用了時鐘信號，所以會帶來大的動態功耗，并且在時鐘信號變低時，上拉晶體管會被完全關斷，這時，對于采用氧化物TFTs的電路，下拉晶體管依然有漏電流流過，為了使反相器輸出保持高電平，需要一個較大的電容進行電壓的保持，這又增大了電路的面積。
[0004]在柵極驅動電路中，時鐘線越多，時鐘線上的負載電容越大，頻率越高，動態功耗就越大，并且如果時鐘負載相差較大時，容易引起時鐘漂移。由于電路保持低電平輸出時間遠遠大于高電平輸出時間，多時鐘會增大電路噪聲，使輸出電壓出現較大波動。
【發明內容】
[0005]本發明的目的之一在于提供一種柵極集成驅動電路的反相器，以克服上述柵極集成驅動電路中反相器模塊的缺點與不足，并增強噪聲抑制能力。
[0006]本發明的目的之二在于提供包含上述反相器的柵極集成驅動器，實現低功耗，低噪聲和良好的抗干擾能力，輸出級上拉晶體管與反相器輸出跳變較為迅速，能夠實現在較高頻率下工作。電路驅動原理簡單，時鐘控制線少，時序簡單，電路結構簡單，占用面積小。
[0007]本發明的目的之三在于提供上述柵極集成驅動電路的驅動方法。
[0008]本發明的目的通過以下技術方案實現:
[0009]柵極集成驅動電路的反相器，包括晶體管T1V、T2V、T3V、T4V、T5V和耦合電容Clv，晶體管Tlv的第二電極和T3v的第二電極連接正電平VDD，晶體管Tlv的柵極和第一電極均接晶體管Τ2ν的第二電極、晶體管Τ3ν的柵極、晶體管Τ5ν的第一電極和電容Clv —端；晶體管Τ2ν的柵極和晶體管Τ4ν的柵極接控制信號control，晶體管T5v的柵極和第二電極連接反饋信號RSTv，晶體管T2v的第一電極和晶體管Τ4ν的第一電極接第一負電平VSSL，晶體管Τ3ν和Τ4ν的第二電極接電容Clv的另一端，形成反相器輸出節點QBv ；
[0010]所述第一電極為源極，第二電極為漏極；或者[0011 ] 所述第二電極為源極，第一電極為漏極。
[0012]所述晶體管均為N型的耗盡型薄膜晶體管。
[0013]一種柵極集成驅動器，包括多級柵極驅動電路單元；本級柵極驅動電路單元的第一輸出信號COUT作為下一級柵極驅動電路單元的輸入控制信號VIH和上一級柵極驅動電路單元的反饋信號RST，第二輸出信號OUT作為掃描線的驅動信號及下一級柵極驅動電路單元的輸入信號VIL ;
[0014]每級柵極驅動電路單元包括晶體管Tl?T18和耦合電容Cl?C3，一個輸入控制信號VIH，一個輸入信號VIL，一個時鐘信號CLK，一個反饋信號RST，一個初始化信號INIT，第一輸出信號C0UT，第二輸出信號0UT，正電平VDD，第一負電平VSSL和第二負電平VSS ；
[0015]晶體管Tl的柵極、晶體管T7的柵極、晶體管T9的柵極分別與輸入控制信號VIH相連，晶體管Tl的第二電極與輸入信號VIL相連，晶體管Tl的第一電極、晶體管T2的第二電極、晶體管Tll的柵極和耦合電容C2 —端相連構成節點Q，晶體管T2的第一電極與晶體管T3的第二電極、晶體管T4的第二電極相連構成節點B，晶體管T2的柵極、晶體管T3的柵極、晶體管T12的柵極、晶體管T14、晶體管T16的柵極、晶體管T8的第一電極、晶體管T9的第二電極、晶體管TlO的第二電極和耦合電容Cl 一端相連，構成反相器輸出節點QB ;晶體管T5的第二電極、晶體管T8的第二電極、晶體管T13的第二電極、晶體管T15的第二電極、晶體管T18的第二電極分別與正電平VDD相接，晶體管T5的柵級、晶體管T5的第一電極、晶體管T6的第一電極、晶體管T7的第二電極、晶體管T8的柵極、晶體管T17的第一電極、晶體管T18的第一電極和耦合電容Cl另一端相連接，構成節點A ;晶體管T3的第一電極、晶體管T6的第一電極、晶體管T7的第一電極、晶體管T9的第一電極、晶體管TlO的第一電極、晶體管T12的第一電極、晶體管T14的第一電極與第一負電平VSSL相連；晶體管T4的柵源、晶體管T6的柵極、晶體管TlO的柵極、晶體管T13的柵極、晶體管Tll的第一電極、晶體管T12的第二電極和耦合電容C2另一端相連，構成節點COUT ;晶體管Tll的第一電極與時鐘信號CLK相連；晶體管T13的第一電極、晶體管T14的第二電極、晶體管T15的柵極和耦合電容C3 —端相連構成節點DOUT ;晶體管T15的第一電極和T16的第二電極相連構成節點OUT ;晶體管T16的第一電極和第二負電平VSS相連；晶體管T17的柵極、第一電極和反饋信號RST相連；晶體管T18柵極與初始化信號INIT相連接；
[0016]所述第一電極為源極，第二電極為漏極；或者
[0017]所述第二電極為源極，第一電極為漏極。
[0018]所述晶體管均為N型的耗盡型薄膜晶體管。
[0019]每級柵極驅動電路單元的驅動方法包括以下步驟:
[0020]初始化過程:INIT信號為高電平，正電源給A點充電到VDD，電荷儲存在耦合電容Cl之中，使晶體管T8打開，QB點隨之被拉高到VDD，晶體管T2、T3、T12、T14和Τ16被打開，耦合電容C2通過晶體管Τ2、Τ3和Τ12放電，而耦合電容C3通過晶體管Τ14和Τ16放電，晶體管Tll、Τ13、Τ15被關斷，輸出信號COUT和OUT分別被拉低到第一負電平VSSL和第二負電平VSS ；
[0021]信號寫入階段:時鐘控制線CLK為低電平時，輸入控制信號VIH和輸入信號VIL為高電平時，晶體管Τ1、Τ7和T9導通，A點和QB點迅速被拉低至第一負電平VSSL，晶體管Τ2、Τ3、Τ12、Τ14和Τ16被關斷，Q點開始被充電至VDD，電荷存儲在耦合電容C2，輸出信號COUT和OUT保持相對應的低電平；
[0022]驅動信號輸出階段:輸入控制信號VIH和輸入信號VIL由高變低，由于輸入控制信號的負電平比輸入信號更低，所以晶體管Tl被完全關斷，晶體管T7和T9由于輸入控制信號變低而關斷，這時，時鐘控制線CLK由低變高，由于耦合電容C2的自舉作用，Q點電壓上升得更高，節點COUT迅速變為VDD，B點電壓上升，使得晶體管T2被完全關斷，耦合電容C2的電荷得以保持，同時晶體管T6和TlO被打開，節點QB繼續保持在第一負電平；節點COUT電壓的上升，使得晶體管T13被打開，DOUT點開始充電，當晶體管T15被打開的時候，OUT點產生高電平輸出，同時，由于耦合電容C3的自舉，節點DOUT上升到比VDD更高的電平，并且由于晶體管T13的柵源電壓相等，DOUT點的電位在該周期內能夠得到保持，這時，OUT點輸出的高電平達到VDD，實現電路的全擺幅輸出；
[0023]下拉階段:時鐘信號CLK由高變低，本級柵極驅動電路單元的節點COUT也迅速被拉低至第一負電平，晶體管T4、T6、TlO和T13迅速被關斷，同時，由于下級柵極驅動電路單元的輸出信號COUT由低變高，A點電壓上升，電荷被存儲在耦合電容Cl中，晶體管T8被打開，QB點電壓上升，由于耦合電容Cl的自舉，QB點電壓也快速上升到接近VDD，這時晶體管T2、T3、T12、T14和T16被打開，節點Q、節點COUT和節點DOUT被下拉到第一負電平，節點OUT被下拉到第二負電平；
[0024]低電平保持階段:反饋信號RST被拉低，節點A的電壓開始下降，在下一次輸入控制信號VIH和輸入信號VIL到來之前，由于電容Cl的電荷得以保持，所以QB點可以穩定保持在高電平，晶體管T2、T3、T12、T14和Tl被打開并保持在深度線性區，輸出信號COUT和OUT穩定保持