用于擴展電路頻率范圍并且用于超頻或降頻的裝置及方法
【專利說明】
【背景技術】
[0001]平臺超頻解決方案為高端桌面和服務器處理器產品提供了性能增強。超頻是通過調整系統參數來使計算機或部件比由制造商規定的時鐘頻率更快地操作的過程。超頻解決方案的關鍵要素為用于處理器內核(例如，在多核處理器中)和存儲器控制器的低抖動可超頻基時鐘。例如，基時鐘的頻率從10MHz緩慢增大直至平臺達到它的發熱和操作限制。然后在該提高了的基時鐘頻率下重啟平臺以實現性能改善。
[0002]典型地，使用基于LC振蕩器的鎖相環(PLL)來生成該基時鐘，然后，PLL為相位插值器或延遲鎖定鏈電路提供多個高頻時鐘相位，以實現超頻特征。在平臺的非超頻操作期間，這樣的實施方式耗用伴隨著功率代價(即，泄漏和有功功率)的大的硅占用面積。基于環形振蕩器的PLL還用于生成可超頻基時鐘，但是這些實施方式通常給出非常不好的時鐘抖動性能。
【附圖說明】
[0003]根據以下給出的【具體實施方式】并且根據本公開內容的各實施例的附圖，將更充分地理解本公開內容的實施例，然而，這不應被視為將本公開內容限制為特定實施例，而是僅為了說明和理解。
[0004]圖1圖示了根據本公開內容的一個實施例的帶有處理器的系統，處理器具有可操作用于在不重新啟動PLL的情況下以單調方式超頻或降頻的鎖相環(PLL)。
[0005]圖2圖示了根據本公開內容的一個實施例的用于在不重新啟動PLL的情況下對基時鐘進行超頻或降頻的PLL以及相關聯的邏輯。
[0006]圖3A圖示了根據本公開內容的一個實施例的示出圖2的PLL的數字控制振蕩器(DCO)隨著平滑超頻的輸出的繪圖。
[0007]圖3B圖示了根據本公開內容的一個實施例的示出在基時鐘的超頻期間圖2的DCO的配置以及基時鐘的頻率范圍擴展的斜躍的繪圖。
[0008]圖3C圖示了根據本公開內容的另一實施例的示出在基時鐘的超頻期間圖2的DCO的配置以及基時鐘的頻率范圍擴展的斜躍的繪圖。
[0009]圖4圖示了根據本公開內容的一個實施例的邊沿檢測電路。
[0010]圖5圖示了根據本公開內容的一個實施例的由圖1的控制邏輯執行的用于在不重新啟動PLL的情況下以單調方式對基時鐘進行平滑超頻或降頻并且用于擴展基時鐘的頻率范圍的方法的流程圖。
[0011]圖6圖示了根據本公開內容的一個實施例的增大基時鐘的頻率范圍的斜躍超頻的固件(FW)編程序列。
[0012]圖7為根據本公開內容的一個實施例的具有可操作用于在不重新啟動PLL的情況下以單調方式超頻或降頻的PLL的智能設備或計算機系統或SoC(片上系統)。
【具體實施方式】
[0013]實施例描述了用于超頻或降頻的裝置。在一個實施例中，該裝置包括:具有反饋分頻器的鎖定環(例如，鎖相環(PLL)或鎖頻環(FLL))。在一個實施例中，鎖定環接收參考時鐘(Ref時鐘)并且將其與從反饋分頻器輸出的反饋時鐘(FB時鐘)進行比較，并且生成輸出時鐘。在一個實施例中，該裝置包括耦合到鎖定環的后鎖定環分頻器以接收輸出時鐘并且用于為其它邏輯單元生成基時鐘。在一個實施例中，該裝置包括控制邏輯以調整分別用于反饋分頻器和后鎖定環分頻器的第一和第二分頻器比率，用于對基時鐘進行超頻或降頻使得鎖定環在超頻或降頻時保持鎖定。
[0014]在一個實施例中，該裝置提供了擴展基于LC振蕩器的數字PLL(例如，LCPLL)在寬范圍(例如，50%或更大)超頻應用中的使用的方式。在一個實施例中，超頻特征集成到基于LC振蕩器的數字PLL以及后分頻器中，并且不再需要諸如相位插值器和/或延遲鎖定環(DLL)的額外電路。實施例可操作用于增大LCPLL的超頻范圍，并且提供可替代基于環形振蕩器的PLL的低抖動PLL。在一個實施例中，控制單元提供合適的固件(FW)鉤體以更容易地從操作系統(OS)或軟件層控制和/或訪問超頻或降頻的特征。
[0015]在以下描述中，將討論很多細節，以提供對本公開內容的實施例的更詳盡的解釋。但是，對于本領域的技術人員將顯而易見的是，可以在不需要這些具體細節的情況下來實踐本公開內容的實施例。在其它情況下，通過塊圖的形式而非以細節示出了公知的結構和設備，以避免模糊本公開內容的實施例。
[0016]注意，在所述實施例的對應附圖中，采用線表示信號。某些線可以較粗，以指示較多的構成信號路徑，和/或在一個或多個末端具有箭頭，以指示主信息流方向。這樣的指示并非旨在限制性的。相反，結合一個或多個示例性實施例線用于促進對電路或邏輯單元的更容易的理解。任何被表示的如通過設計需要或偏好所指定的信號都可以實際上包括一個或多個可以沿任一方向傳播并且可以采用任何適合類型的信號方案來實施的信號。
[0017]在說明書中通篇采用的以及在權利要求中采用的術語“連接”指代被連接的東西之間的直接電氣連接，而沒有任何中間設備。術語“耦合”要么指代所連接的東西之間的直接電連接，要么指代通過一個或多個無源或有源中間設備的間接連接。術語“電路”指代一個或多個被布置為彼此協作以提供期望功能的無源和/或有源部件。術語“信號”指代至少一個電流信號、電壓信號或數據/時鐘信號。單數冠詞的含義包括復數參考。“中”的含義包括“中”和“上”。
[0018]術語“縮放”通常是指使設計(原理圖和布局)從一種工藝技術轉換到另一種工藝技術。術語“縮放”通常是指在相同的技術節點內縮小布局和設備。術語“縮放”還可以指相對于另一參數調整(例如，放慢)信號頻率。術語“大體上”、“接近”、“大約”、“近乎”以及“約”通常是指處于目標值的+/-20%內。
[0019]除非另行指出，否則采用“第一”、“第二”、“第三”等順序形容詞來描述共同對象，只是表明正在參考同類對象的不同實例，而不是旨在暗示如此描述的對象必須時間地、空間地、排列地或者任何其它方式處于給定順序。
[0020]為了實施例的目的，晶體管是金屬氧化物半導體(MOS)晶體管，其包括漏極、源極、柵極和體(bulk)端子。晶體管還包括三柵極和FinFet晶體管、柵極全環繞圓柱形晶體管或者其它實現晶體管的功能的器件，例如，碳納米管或電子自旋器件。源極和漏極端子可以是等同的端子，并且在本文中可互換使用。本領域的技術人員將認識到在不背離本公開內容的范圍的情況下可以采用其它晶體管，例如，雙極結型晶體管——BJT PNP/NPN、BiCMOS、CMOS、eFET等。術語“MN”是指η型晶體管(例如，匪OS、NPN BJT等)，并且術語“ΜΡ”是指ρ型晶體管(例如，PMOS、PNP 811等)。
[0021]圖1圖示了根據本公開內容的一個實施例的帶有處理器的系統100，處理器具有可操作用于在不重新啟動PLL的情況下以單調方式超頻或降頻的PLL。在一個實施例中，系統100包括操作系統101、處理器102以及存儲器103。在一個實施例中，處理器102包括PLL104、后分頻器105、控制邏輯106、輸入-輸出(I/O) 107以及I/O PLL 108。為了不模糊實施例，處理器102的許多部件未被示出。處理器102可以是數字信號處理器(DSP)、通用微處理器(CPU)、專用集成電路(ASIC)或任何其它處理器。
[0022]在一個實施例中，PLL104接收來自外部源(例如，晶體振蕩器)的Ref時鐘，并且生成鎖相或鎖頻輸出時鐘。在一個實施例中，輸出時鐘被生成基時鐘的后分頻器105下除或上乘。在一個實施例中，基時鐘被時鐘分配網絡分配到處理器102的其它部分。在一個實施例中，基時鐘被I/O PLL108用作參考時鐘以生成用于I/O 107的I/O時鐘。例如，與I/O 107中的I/O傳送器兼容的雙倍數據速率(DDR)4可以操作使用I/O時鐘以與存儲器103通信。
[0023]在一個實施例中，操作系統101為可操作用于訪問和控制控制邏輯106的寄存器的任何已知操作系統。在該實施例中，控制邏輯106用于控制基時鐘的超頻和/或降頻，并且這樣的控制可以被操作系統101管理。在一個實施例中，控制邏輯106可操作用于在其改變PLL104的分頻器比率(在這里也被稱作第一分頻器比率)之前保存(或存儲)PLL 104的正常操作條件或參數。在一個實施例中，控制邏輯106還可操作用于調整后分頻器105的分頻器比率(在這里也被稱作第二分頻器比率)。盡管實施例參考PLL 104被解釋，但是也可適用于鎖頻環(FLL)。
[0024]在一個實施例中，當操作系統101向控制邏輯106指示基時鐘將被超頻時，控制邏輯106獲取PLL 104鎖定時的操作條件或參數的快照。在一個實施例中，快照被保存在可被操作系統101訪問的寄存器中。在一個實施例中，參數包括用于控制PLL 104的振蕩器的振蕩頻率的數字編碼、濾波器系數等。
[0025]在一個實施例中，控制邏輯106然后增大PLL104的反饋分頻器的分頻器比率，以在PLL不失鎖的方式下增大輸出時鐘的頻率。在這樣的實施例中，非常緩慢地(例如，以毫秒計)，即，以小的增量，改變PLL 104的反饋分頻器的分頻器比率。例如，分頻器比率變化比PLL 104的帶寬變化慢十倍至百倍。在一個實施例中，隨著輸出時鐘頻率變化，基時鐘頻率跟蹤頻率變化并且也變化。在一個實施例中，一旦輸出時鐘達到新的頻率水平，那么控制邏輯106緩慢地改變后分頻器105的分頻器比率以將基時鐘的頻率增大為超過其被后分頻器105的先前分頻器比率設定的先前限制。在一個實施例中，穿過分頻器比率的變化足夠緩慢地改變基時鐘的頻率使得將基時鐘用作參考時鐘的后續PLL不失鎖。
[0026]圖2圖示了根據本公開內容的一個實施例的具有用于在不重新啟動PLL的情況下對基時鐘進行超頻或降頻的PLL(例如，104)以及相關聯的邏輯(例如，后分頻器105、控制邏輯106等)的裝置200。要指出的是，圖2的那些與任何其它圖的元件具有相同附圖標記(或名稱)的元件，可以與所描述的方式