薄膜晶體管、陣列基板及其制備方法以及顯示裝置的制造方法
【技術領域】
[0001]本發明涉及顯示技術領域，尤其涉及一種薄膜晶體管、陣列基板、顯示裝置及陣列基板的制備方法。
【背景技術】
[0002]近年來，在平板顯示尤其是有機發光二極管(Organic Light-Emitting D1de，簡稱0LED)領域，基于半導體設計的薄膜晶體管(Thin Film Transistor，簡稱TFT)越來越受到業內人士的重視。
[0003]目前，應用于平板顯示的薄膜晶體管的半導體層的材料主要為硅，包括非晶硅、多晶硅、微晶硅等。然而，非晶硅薄膜晶體管對光較為敏感、迀移率較低(<lcm2/VS)，且穩定性較差;多晶硅薄膜晶體管雖然迀移率較高，但是由于晶界的影響導致其電學均勻性較差，此外，多晶硅制備溫度高、成本高以及難以大面積晶化的特性，限制了其在平板顯示中的應用;微晶硅制備難度較大，晶粒控制技術難度較高，不容易實現大面積規模量產。
[0004]在傳統硅工藝制備的半導體層存在眾多缺陷的情況下，氧化物半導體層應運而生。氧化物半導體層具有迀移率較高、對可見光透明的優點，在平板顯示的TFT領域，氧化物半導體層已經逐漸替代傳統硅工藝制備的半導體層，并成為主流趨勢。
[0005]現有技術中，氧化物半導體層的代表主要為氧化銦鎵鋅(IGZO)、氧化銦鋅(IZO)等，IGZO或者IZO等材料對酸均較為敏感，無法在其表面采用濕法刻蝕的方法刻蝕源漏電極層，因此，現有技術通常需要在半導體層的表面增加一層刻蝕阻擋層，來保護半導體層不被刻蝕液損壞，這使得薄膜晶體管的制備工藝較為繁瑣，制備成本較高，此外，地球上銦的含量有限，導致其價格昂貴，這無形之中又增加了薄膜晶體管的制備成本。
【發明內容】
[0006]本發明的目的是提供一種薄膜晶體管、陣列基板、顯示裝置及陣列基板的制備方法，以提高薄膜晶體管半導體層的抗酸性，并降低薄膜晶體管的制備成本。
[0007]本發明實施例提供一種薄膜晶體管，包括半導體層，所述半導體層包括摻入錫的氧化鋯。
[0008]在本發明實施例中，薄膜晶體管的半導體層為摻入錫的氧化鋯，退火處理后的半導體層的抗酸性較強，可以在其表面通過濕法刻蝕形成源漏電極層，相比現有技術，無需設置刻蝕阻擋層，因此，薄膜晶體管的制備工藝得到了簡化，生產成本較低;并且，氧化鋯中摻入錫后，錫可以調控氧化鋯的能帶結構，使得氧化鋯的能級發生變化，進而容易形成載流子，增強了半導體層的導電性;此外，相比現有技術，本發明實施例提供的薄膜晶體管的半導體層不包含銦，因此大大降低了薄膜晶體管的制備成本。
[0009]具體的，所述氧化鋯中摻入錫的量為I%?95%。
[0010]優選的，所述氧化鋯中摻入錫的量為10%?90%。
[0011 ]更優的，所述氧化鋯中摻入錫的量為50%。
[0012]具體的，所述半導體層的厚度為1nm?200nmo
[0013]本發明實施例提供了一種陣列基板，包括如上述任一技術方案所述的薄膜晶體管。該陣列基板的制備工藝較為簡單，成本較低。
[0014]本發明實施例提供了一種顯示裝置，包括上述任一技術方案所述的陣列基板。該顯示裝置的制備工藝較為簡單，成本較低。
[0015]本發明實施例提供了一種陣列基板的制備方法，包括:形成半導體層，所述半導體層包括摻入錫的氧化鋯;對所述半導體層進行退火處理。采用該方法制備的陣列基板，其薄膜晶體管的半導體層抗酸性較高，薄膜晶體管的成本較低。
[0016]優選的，所述形成半導體層，具體包括:形成摻入錫的氧化鋯覆蓋層;采用濃度為5%的鹽酸刻蝕所述摻入錫的氧化鋯覆蓋層，形成半導體層。
[0017]優選的，所述對所述半導體層進行退火處理，具體包括:將所述半導體層在200V?500°C之間進行20min?120min的退火處理。
[0018]更優的，所述對所述半導體層進行退火處理，具體包括:將所述半導體層在350°C的條件下進行30min的退火處理。
[0019]優選的，所述氧化鋯覆蓋層中摻入錫的量為1%?95%，在此條件下，刻蝕所述摻入錫的氧化鋯覆蓋層的速率大于100nm/min，并且在對所述半導體層進行退火處理后，濃度為5 %的鹽酸對所述半導體層的破壞刻蝕速率小于50nm/ m i η。
[0020]更優的，所述氧化鋯覆蓋層中摻入錫的量為10%?90%，在此條件下，刻蝕所述摻入錫的氧化鋯覆蓋層的速率大于200nm/min，并且在對所述半導體層進行退火處理后，濃度為5 %的鹽酸對所述半導體層的破壞刻蝕速率小于20nm/ m i η。
【附圖說明】
[0021 ]圖1為本發明一實施例陣列基板的截面示意圖；
[0022]圖2為本發明另一實施例陣列基板的截面示意圖；
[0023]圖3為本發明一實施例陣列基板的制備方法流程圖；
[0024]圖4為本發明另一實施例陣列基板的制備方法流程圖；
[0025]圖5為本發明又一實施例陣列基板的制備方法流程圖；
[0026]圖6為本發明實施例半導體層載流子迀移率隨含錫量的變化曲線圖。
[0027]附圖標記說明:
[0028]1-基板
[0029]2-柵極
[0030]3-柵極絕緣層
[0031]4-半導體層
[0032]51-源極
[0033]52-漏極
【具體實施方式】
[0034]為了提高薄膜晶體管半導體層的抗酸性，并降低薄膜晶體管的制備成本，本發明實施例提供了一種薄膜晶體管、陣列基板、顯示裝置及陣列基板的制備方法。
[0035]本發明實施例提供了一種薄膜晶體管，如圖1所示，包括半導體層4，半導體層4包括摻入錫的氧化鋯。
[0036]上述薄膜晶體管還包括柵極2、柵極絕緣層3、位于半導體層4之上且間隔設置的源極51和漏極52。在本發明實施例中，薄膜晶體管的半導體層為摻入錫的氧化鋯，退火處理后的半導體層的抗酸性較強，可以在其表面通過濕法刻蝕形成源漏電極層，相比現有技術，無需設置刻蝕阻擋層，因此，薄膜晶體管的制備工藝得到了簡化，生產成本較低;并且，氧化鋯中摻入錫后，錫可以調控氧化鋯的能帶結構，使得氧化鋯的能級發生變化，進而容易形成載流子，增強了半導體層的導電性;此外，相比現有技術，本發明實施例提供的薄膜晶體管的半導體層不包含銦，因此大大降低了薄膜晶體管的制備成本。
[0037]較優的，氧化鋯中摻入錫的量為I%?95%。
[0038]更優的，氧化鋯中摻入錫的量為10%?90%。
[0039]在本發明實施例中，摻入錫的氧化鋯(以下簡稱摻錫氧化鋯)通常采用物理氣相沉積的方法制備。剛制備出的摻錫氧化鋯為非晶態，當氧化鋯中摻入錫的量為1%?95%時，摻錫氧化鋯在5 %濃度的鹽酸下的刻蝕速率大于100nm/min，更優的，當氧化鋯中摻入錫的量為10 %?90 %時，摻錫氧化鋯在5 %濃度的鹽酸下的刻蝕速率大于200nm/min。基于摻錫氧化鋯這樣的特性，在薄膜晶體管的制備過程中，本領域技術人員可以采用濃度為5%的鹽酸對摻錫氧化鋯進行濕法刻蝕圖形化處理，進而形成薄膜晶體管的半導體層。
[0040]此后，將半導體層在200°C?500°C之間進行20min?120min的退火處理，退火處理后的半導體層為晶態，此時，半導體層抗酸的破壞刻蝕性越來越強，當半導體層摻入錫的量為I %?95 %時，5 %濃度的鹽酸對其的破壞刻蝕速率小于50nm/min，更優的，當半導體層摻入錫的量在10%?90%時，5%濃度的鹽酸對其的破壞刻蝕速率小于20nm/min。基于半導體層退火處理后的抗酸特性，本領域技術人員可以在薄膜晶體管的半導體層表面制備金屬電極層，然后在金屬電極層表面采用濃度為5%的鹽酸對金屬電極層進行濕法刻蝕圖形化處理，進而形成源極和漏極，同時不影響半導體層的結構。而現有技術中的半導體層由于對酸較為敏感，無法在其上表面采取濕法刻蝕圖形化的方式形成源漏極，因此，現有技術通常需要在半導體層的表面增加一層刻蝕阻擋層，來保護半導體層不被刻蝕液損壞，因此，相比現有技術而言，本發明實施例大大簡化了工藝步驟，并且降低了工藝成本。
[0041]更優的，氧化鋯中摻入錫的量為50%。除此之外，氧化鋯中摻入錫的量還可優選為10%、30% 或者 90%。
[0042]如圖6所示，為半導體層載流子迀移率隨半導體層含錫量的變化曲線圖。本申請的發明人經過測試，發現摻入錫的量為10%的氧化鋯，其載流子迀移率為1.lcmVV1，摻入錫的量為30 %的氧化鋯，其載流子迀移率為2.Scm2V-1S-1，摻入錫的量為50 %的氧化鋯，其載流子迀移率為4.ScmV1s-1，此時載流子的迀移率達到峰值，摻入錫的量為90 %的氧化鋯，其載流子迀移率為4.2cm2V^s^。由上述含錫量為10 %,30%,50%或90 %的氧化鋯制備的半導體層中，載流子迀移率相對較大，有利于增強半導體層的導電性。
[0043]在上述各實施例中，柵極2通常為導電材料，例如可以為金屬、金屬合金、導電金屬氧化物或者為兩層以上的導電材料，如鉬(Mo)/鋁(Al)/鉬(Mo)等，柵極的厚度通常為50nm?100nm;柵極絕緣層3通常為電介質材料，例如可以為二氧化娃(Si02)、氮化娃(SiNx)、氮氧化娃(8；[-0-幻、氧化招(41203)、五氧化二鉭(13205)、三氧化二乾(￥203)或者二氧化給(HfO2)中的