一種用于電機控制的微控制器的制造方法
【技術領域】
[0001]本發明涉及一種電機控制技術領域，尤其涉及一種用于電機方波控制的微控制器。
【背景技術】
[0002]近些年來永磁同步電機(PMSM)與無刷直流電機(BLDC)廣泛應用于工業系統、電動車、無人機、空調、風機等各種領域，而在該類電機的控制系統中其主控芯片主要有DSP、FPGA、MCU、ASIC四類。由于MCU芯片具有軟件可編程、開發容易、控制靈活、成本低等優點，因此被廣泛應用于PMSM與BLDC的控制系統中。根據調查數據顯示，2013年全球電機控制MCU芯片的市場規模達到100億美元，預計今后2年還會以10%的速度增長。根據應用領域不同，BLDC基于MCU芯片的控制方案有方波控制方案與磁場定向(FOC)算法控制方案，不同的控制方案所需要的芯片資源有所不同。PMSM的控制方案主要采用的是磁場定向控制(FOC)算法。
[0003]在目前的電機控制領域，用戶在電機控制系統中所選用的MCU、DSP等主控芯片主要由國外各大半導體廠商提供。這些半導體廠商提供的芯片不僅可以應用在電機控制領域，還可以用在家用電器、電表、LED控制等各領域，由于應用領域的廣泛導致芯片內部的資源過于豐富，芯片成本增加。并且這些半導體廠商提供的芯片沒有針對電機控制的應用做特定的優化，用戶使用起來不方便。
[0004]有鑒于此，現有技術亟需要一種針對電機控制的高精度、多任務的微控制器。
【發明內容】
[0005]為了克服現有技術中存在的缺陷，本發明提供一種針對電機控制的高精度、多任務以及高實時性的微控制器。
[0006]為了實現上述發明目的，本發明公開一種用于電機控制的微控制器，其特征在于，包括:一處理器，一存儲單兀、一時鐘生成單兀、一數學協處理器、一可編程模擬放大器、一模數轉換器、電機控制單元、一模擬比較器單元以及總線單元，該處理器、存儲單元、時鐘生成單元、數學協處理器、可編程模擬放大器、模數轉換器、電機控制單元以及該模擬比較器單元均通過該總線單元連接。
[0007]更進一步地，該數學協處理器用于執行除法運算，該數學協處理器包括一除法器運算模塊，該除法器運算模塊的時鐘頻率是該處理器的時鐘頻率的2倍。
[0008]更進一步地，該模擬比較器單元包括三個比較器，所述三個比較器的輸入輸出響應時間小于100ns。模擬比較器單元的輸入與該電機的三相線圈連接，該模擬比較器的輸出與所述電機控制單元的不互補的3路PWM波同步。
[0009]更進一步地，在PWM波的高電平或高電平的中點處，模擬比較器單元的輸出結果有效。
[0010]更進一步地，該可編程模擬放大器用于對該電機的三相逆變橋中對地的母線小信號電壓進行放大，該放大后的母線小信號電壓經該比較器單元比較后實現過流檢測。
[0011]更進一步地，該總線單元包括一高速總線以及一低速總線，該高速總線與低速總線通過一橋接器連接。
[0012]更進一步地，該處理器、存儲單元、時鐘生成單元、數學協處理器與該高速總線連接，該可編程模擬放大器、電機控制單元、比較器單元以及該模數轉換器通過該低速總線連接。
[0013]更進一步地，該電機控制單元用于產生帶死區的6路PWM波。
[0014]更進一步地，該比較器單元檢測該電機的三相線圈反電動勢電壓的過零點來獲取6路PWM波換相的位置信息。
[0015]與現有技術相比較，本發明的優點在于:
[0016]第一、本芯片中的MATH協處理器實現32位除法的運算速度是現有芯片軟件實現該類運算的100倍，更快的運算速度可使芯片的控制實時性更好、響應速度更快，同時由于CPU不參與上述運算(現有芯片的除法運算是用戶開發軟件程序由CPU執行運算來完成的)，它可以在MATH運算時執行其他的功能，這又使得MCU芯片可以處理更多的任務。因此，使用本發明所提供的MCU芯片的電機運轉過程更加平穩、因此噪音更低；并且更快地對外部的控制信號作出實時的做出響應變化。
[0017]第二、在MATH協處理器的實現方案中，其除法器內核的時鐘PCLK的頻率可以為寄存器接口時鐘HCLK的頻率的2倍，這個關于時鐘的創新可使的MATH協處理器的運算速度更快。
[0018]第三、集成三個高速的模擬比較器，并且三個模擬比較器可以與PWM波同步，可以有效降低電機三相線圈電壓信號的雜波影響，獲取準確的換相位置信息。
[0019]第四、可編程模擬放大器可用來檢測電機控制系統中的三相逆變橋的母線小信號電壓，從而實現對三相逆變橋的過流檢測。
[0020]第五、本發明所提供的技術方案除了用作電機控制MCU芯片，還可以用在智能照明系統中的LED調光調色，由于芯片的時鐘頻率高，PWM具有16位精度，因此用該芯片可以使LED的光譜范圍更加廣泛，并且LED的燈光抖動更小。
【附圖說明】
[0021]關于本發明的優點與精神可以通過以下的發明詳述及所附圖式得到進一步的了解。
[0022]圖1是本發明所提供的電機控制MCU芯片的結構框圖；
[0023]圖2是本發明所提供的電機控制MCU芯片的MATH模塊的結構示意圖；
[0024]圖3是本發明所提供的電機控制MCU芯片的比較器的結構示意圖；
[0025]圖4是本發明所提供的電機控制MCU芯片的比較器模塊的同步比較示意圖；
[0026]圖5是本發明MCU芯片的模擬比較器模塊用于電機方波控制方案的連接示意圖。
【具體實施方式】
[0027]下面結合附圖詳細說明本發明的具體實施例。
[0028]本發明的目的在于提供一種尤其適用于電機方波控制方案的MCU芯片，該芯片具有更尚的控制精度、更尚的控制實時性、控制算法對芯片CPU的運彳丁占用率更低從而使芯片CPU的多任務處理能力增強。
[0029]該MCU芯片包括:一種用于電機控制的微控制器，其特征在于，包括:一處理器，一存儲單元、一時鐘生成單元、一數學協處理器、一可編程模擬放大器、一模數轉換器、電機控制單元、一模擬比較器單元以及總線單元，處理器、存儲單元、時鐘生成單元、數學協處理器、可編程模擬放大器、模數轉換器、電機控制單元以及模擬比較器單元均通過所述總線單元連接。
[0030]以下將結合圖1至圖3對本發明所提供的電機控制MCU芯片進行詳細的說明。如圖1所示，芯片的內部資源包括:一 32位的ARM Cortex-MO內核(Cortex-MO) I ;一 FLASH程序存儲器(FLASH) 2 ;— FLASH程序存儲器控制器(Flash Controler) 3 ;一 RAM數據存儲器(RAM)4 ;—系統時鐘生成單元(Cl0ck_gen)5 數學協處理器(MATH)6 ;—看門狗定時器(Watch Dog Timer) 7 ；一電機控制單元(MCM) 8 ；一 3個通用定時器(Timer 1/2/3) 9 ；一高速模數轉換器(ADC) 24 ;—高速模數轉換器控制器(ADC Controler) 16 ;一普通的單端輸入可編程模擬放大器(PGA)1 ; —高速模擬比較器單元(COMP) 12 ; —串行通信單元(I2C) 13 ;一串行通信單元(UART) 14 ;一串行通信單元(SPI) 15 ;一 AMBA總線APB橋接器(APB Bridge) 17 ;— 4 組 GP1 口(GP1 P0-P3) 18，共 32 個；一溫度傳感器(TemperatureSensor) 27 ；一芯片引腳控制單元(PAD Control) 26 ；一上電復位(POR)與低電壓復位(LVR)單元25 ;一線性穩壓單元(LDO 2.5V-5.5V) 23 ;一內部低頻RC時鐘振蕩器(LRC) 20 ;一內部高頻RC時鐘振蕩器(HRC)21、一外部晶體時鐘生成單元(OSC) 22 ;—高頻時鐘鎖相環(PLL)19。
[0031]本發明以32位的ARM Cortex-MO內核作為處理器I加以說明，但是本領域普通技術人員應該知道，基于本發明所公開的思想，該技術方案并不局限于32位處理器。32位MCU芯片是一顆基于AMBA總線設計的系統芯片，芯片內部的所有數字IP都是掛接在AMBA(Advanced Microcontroller Bus Architecture)總線之上。
[0032]AHB (高速)總線與APB (低速)總線通過橋接器APB-Bridgel7相連。內部高頻RC時鐘振蕩器(HRC) 21和外部晶體時鐘生成單元(OSC) 22的輸出與高頻鎖相環(PLL) 19相連，它們的輸出送給PLL19進行倍頻。本實施例中，HRC21的輸出頻率為8MHz，精度高達1%, 0SC22為外部8-24MHZ的晶振輸入。
[0033]高頻鎖相環(PLL) 19用于對來自HRC或OSC的時鐘信號進行倍頻，高頻鎖相環(PLL) 19的輸出送向時鐘生成單元(Cl0ck_gen)。本實施例中，高頻鎖相環(PLL) 19的輸出頻率最低為48MHz，最高可達120MHz，倍頻系數通過寄存器可選，例如PLL的輸入為8MHz，倍頻系數選擇為8，則高頻鎖相環(PLL) 19的輸出時鐘頻率為64MHz。
[0034]內部低頻RC時鐘振蕩器(LRC) 20為看門狗定時器時鐘的時鐘源，輸出送向時鐘生成單元(Clock_gen)5。本實施例中，LRC的時鐘頻率為32KHz。
[0035]系統時鐘生成單元(Clock_gen)5用于根據PLL19的輸出時鐘產生芯片的主時鐘HCLK、外設時鐘PCLK，根據LRC20的輸出產生看門狗時鐘WDTCLK，并根據HCLK與PCLK產生其他各外設模塊的工作時鐘。系統時鐘生成單元(Cl0ck_gen) 5掛接在AHB總線上。
[0036]數學協處理器(MATH)6用于執行32位的有符號或無符號數的除法運算。MATH的運算內核PCLK的時鐘頻率可以選擇為接口時鐘HCLK的頻率的2倍。本實施例中，一個32位除法的運算周期為16個PCLK(8個HCLK)，運算結束后產生結果中斷且結果有效標志位置位。數學協處理器(MATH)掛接在AHB總線上。
[0037]如圖2所示，圖2是數學協處理器(MATH)6的結構示意圖。該數學協處理器6包括一 DIV(除法)運算內核61和一接口模塊。該接口模塊包括DIV寄存器62、全局寄存器63。其中全局寄存器63為整個MATH的控制寄存器，存放對應的控制數據，DIV寄存器62用于存放除數、被除數、商、余數等除法運算數據。
[0038]看門狗定時器7 (Watch Dog Timer)用于作為芯片正常工作時的一個保護模塊。若用戶使用看門狗定時器7，當芯片正常工作時，程序會定時的對看門狗計數器進行清零，若系統出現故障或程