基于數據信號占空比和相位調制/解調的同步數據鏈路吞吐量增強技術的制作方法
【專利說明】基于數據信號占空比和相位調制/解調的同步數據鏈路吞吐量増強技術
[0001]相關串請的交叉引用
[0002]本申請要求共同擁有的于2013年5月6日提交的美國非臨時專利申請N0.13/887, 846的優先權，該非臨時專利申請的內容通過援引全部明確納入于此。
[0003]領域
[0004]本公開一般涉及使用占空比調制和相位調制經由同步數據鏈路來傳送和接收數據。
[0005]相關技術描述
[0006]存儲器設備(諸如雙倍數據率(DDR)同步動態隨機存取存儲器(SDRAM)存儲器設備)利用同步信號(例如，時鐘信號)來向處理器傳送數據以及從處理器接收數據。同步信號可以是從第一值(例如，邏輯低值)振蕩到第二值(例如，邏輯高值)的振蕩信號。同步信號可以按特定頻率從第一值振蕩到第二值。同步信號以及數據可經由總線傳送。在同步信號具有第一值時的時間期間(例如，在同步信號的循環的前一半期間)，第一數據比特可從處理器傳送到存儲器設備、或自處理器向存儲器設備傳送。在同步信號具有第二值時的時間期間(例如，在同步信號的循環的后一半期間)，第二數據比特可從處理器傳送到存儲器設備、或自處理器向存儲器設備傳送。因此，在同步信號的每個循環期間，存儲器設備可向處理器傳送兩比特數據或從處理器接收兩比特數據。
[0007]增大存儲器設備(例如，DDR SDRAM)可經由總線向處理器傳送數據或從處理器接收數據的速率可通過提高同步信號的頻率來實現(即，減少同步信號完成一個循環的時間量)，這導致存儲器設備向處理器傳送數據或從處理器接收數據的速率相應增大。這種增大存儲器設備向處理器傳送數據或從處理器接收數據的速率的辦法可能需要對處理器、存儲器設備、以及包括用于承載數據和同步信號的總線的一部分的電路板進行修改。同步信號的頻率的每次增大可能增加處理器、存儲器設備、以及電路板的制造成本和復雜度。
[0008]概述
[0009]使用與同步信號(例如，外部時鐘信號)不同步的內部時鐘信號來調制要從存儲器設備傳送或在存儲器設備處接收的多比特信號的相位和/或占空比可增加在同步信號的每個循環期間可傳送的比特數，而無需同步信號的頻率的相應增大。因此，可在不顯著增加存儲器設備、處理器、以及包括用于承載從處理器到存儲器設備的數據和同步信號的總線的一部分的電路板的復雜度和制造成本的情況下實現數據吞吐量的增大。
[0010]在一特定實施例中，一種方法包括接收要傳送的多個比特。該方法還包括生成表示該多個比特的多比特信號。該方法還包括在與同步信號的循環的一半對應的時段期間經由同步接口來傳送該多比特信號。
[0011]在另一特定實施例中，一種裝置包括輸入接口和信號生成邏輯。該輸入接口可被配置成接收要傳送的多個比特。該信號生成邏輯可被配置成生成表示該多個比特的多比特信號，并且在與同步信號的循環的一半對應的時段期間經由同步接口來傳送該多比特信號。
[0012]在另一特定實施例中，一種計算機可讀存儲設備包括指令，該指令在由處理器執行時使該處理器在與同步信號的循環的一半對應的時段期間經由總線從發射機接收多比特信號。該計算機可讀存儲設備還包括當由處理器執行時使該處理器確定由該多比特信號所表示的多個比特的指令。該計算機可讀存儲設備還包括當由處理器執行時使該處理器基于同步信號將該多個比特存儲在存儲器設備的一個或多個存儲元件處的指令。
[0013]在另一特定實施例中，一種設備包括用于接收要傳送的多個比特的裝置。該設備還包括用于生成表示該多個比特的多比特信號的裝置。該設備還包括用于在與同步信號的循環的一半對應的時段期間經由同步接口來傳送該多比特信號的裝置。
[0014]在另一特定實施例中，一種方法包括用于在與同步信號的循環的一半對應的時段期間經由總線從發射機接收多比特信號的第一步驟。該方法還包括用于確定由該多比特信號所表示的多個比特的第二步驟。該方法還包括用于基于該同步信號將該多個比特存儲在存儲器設備的一個或多個存儲元件處的第三步驟。
[0015]在另一特定實施例中，一種方法包括接收包含與半導體設備相對應的設計信息的數據文件。該方法還包括根據該設計信息制造該半導體設備。該半導體設備包括用于在與同步信號的循環的一半對應的時段期間對表示多個比特的多比特信號進行編碼或解碼的電路系統。
[0016]由所公開實施例中的至少一個實施例提供的一個特定優勢是可提高同步數據鏈路(例如，承載數據和同步信號的總線)(諸如在處理器和存儲器設備(例如，雙倍數據率(DDR)同步動態隨機存取存儲器(SDRAM))之間的同步數據鏈路)的數據吞吐量而不會顯著增加存儲器設備、處理器、以及包括該同步數據鏈路的一部分的電路板的復雜度和制造成本。例如，相比于在與同步信號的循環的一半對應的時段期間傳送I比特數據的系統，在所公開實施例中的至少一個實施例中，2個或更多個比特的數據可在與同步信號的循環的一半對應的時段期間從處理器傳送到存儲器設備或從存儲器設備傳送到處理器。所公開實施例中的至少一個實施例的另一個特定優勢是可提高同步數據鏈路的吞吐量而無需修改同步信號的頻率，由此相比于通過增大同步信號的頻率來提高同步數據鏈路的吞吐量的系統而言降低了處理器、存儲器設備、以及電路板的制造成本和復雜度。本公開的其他方面、優點、和特征將在閱讀整個申請后變得明了，整個申請包括以下章節:附圖簡述、詳細描述、以及權利要求。
[0017]附圖簡沐
[0018]圖1是一種系統的特定解說性實施例的框圖，該系統包括用于生成表示要在與同步信號的循環的一半對應的時段期間傳送的多個比特的多比特信號的發射機以及用于確定由在與同步信號的循環的一半對應的時段期間所接收的多比特信號所表示的多個比特的接收機；
[0019]圖2是解說表示要在與同步信號的循環的一半對應的時段期間傳送的多個比特的多比特信號的時序圖；
[0020]圖3包括用于在與同步信號的循環的一半對應的時段期間傳送M比特數據中使用的碼元的解說性實施例；
[0021]圖4是確定由在與同步信號的循環的一半對應的時段期間所接收的多比特信號所表示的多個比特的方法的特定解說性實施例的流程圖；
[0022]圖5是生成表示要在與同步信號的循環的一半對應的時段期間傳送的多個比特的多比特信號的方法的特定解說性實施例的流程圖；
[0023]圖6是配置成在與同步信號的循環的一半對應的時段期間對表示多個比特的多比特信號進行編碼和解碼的無線通信設備的特定解說性實施例的框圖；以及
[0024]圖7是用于制造配置成在與同步信號的循環的一半對應的時段期間對表示多個比特的多比特信號進行編碼和解碼的電子設備的制造過程的特定解說性實施例的數據流圖。
[0025]詳細描沐
[0026]參照圖1，公開了一種系統的特定解說性實施例的框圖并將其一般性地標示為100，該系統包括用于生成表示要在與同步信號的循環的一半對應的時段期間傳送的多個比特的多比特信號的發射機、以及用于確定由在與同步信號的循環的一半對應的時段期間所接收的多比特信號所表示的多個比特的接收機。系統100包括發射機102(例如，主機處理器的發射機)、總線140 (例如，同步接口 )、以及接收機150 (例如，DDR SDRAM存儲器設備的接收機)。
[0027]如圖1中所示，發射機102包括輸入接口 104、信號生成邏輯130、以及同步邏輯112。信號生成邏輯130包括調制邏輯134和內部時鐘132。在一特定實施例中，內部時鐘132可以是環形振蕩器。在一特定實施例中，同步邏輯112可包括可編程延遲邏輯114。在操作期間，發射機102可在輸入接口 104處接收多個比特120。這多個比特120可包括M比特，其中M> = 2。這多個比特120可對應于要被提供給存儲器設備(例如，包括接收機150的DDR SDRAM存儲器設備)的數據。輸入接口 104可被配置成將這多個比特120提供給信號生成邏輯130。
[0028]信號生成邏輯130可被配置成對表示這多個比特120的多比特信號110進行編碼。信號生成邏輯130可被配置成確定對應于這多個比特的碼元(未在圖1中示出)并且基于該碼元來對多比特信號110進行編碼。在一特定實施例中，信號生成邏輯130可包括表(諸如參照圖3所描述的表中的一者)并且可被配置成基于該表來確定對應于這多個比特的碼元。
[0029]調制邏輯134可被配置成基于該碼元來調制多比特信號110的相位和占空比。多比特信號的相位可對應于該多比特信號的初始值具有第一值(例如，邏輯低值或零(O))還是第二值(例如，邏輯高值或一(I))。多比特信號的占空比可對應于該多比特信號在轉變成不同值之前具有初始值的時間歷時。
[0030]調制邏輯134可響應于在對多比特信號110的相位和占空比的調制期間從內部時鐘132所接收的內部時鐘信號136。例如，內部時鐘信號136可包括具有第一頻率(f)的振蕩信號。該振蕩信號可具有周期(T)，以使該振蕩信號在對應于(Ι/f)的時段期間在第一值(例如，邏輯高值)與第二值(例如，邏輯低值)之間振蕩。周期⑴表示振蕩信號完成一個循環(例如，完成從第一值到第二值并返回到第一值的振蕩)所需的時間量。
[0031]對應于多個比特120的碼元可由2(m 1}比特來表示。調制邏輯134可被配置成調制多比特信號110的相位和占空比以使得在內部時鐘信號136的每周期⑴在該多比特信號內編碼該2(M1)比特中的二⑵比特(例如，每半循環編碼該2(M1)比特中的I