執行雙相關的裝置和方法
【技術領域】
[0001] 本發明一般地涉及用于信號處理的，并且特別是用于實施相關函數解碼過程的方 法和裝置。
【背景技術】
[0002] 本發明的申請人先前已經在GB2472774B中描述了無線收發器。在GB2472774B 中所描述的無線收發器實施了用于在作為直接序列擴頻（DSSS)接收器系統的一部分的基 帶解調/檢測電路中進行符號檢測的雙相關算法。在GB2472774B中所描述的實例使用了 IEEE802. 15.4標準，在該標準中，16個可能的符號以每個符號32個碼片（或位）的碼片代 碼（chip code)來編碼（即，傳播）。
[0003] 附圖中的圖1示意性地示出了在GB2472774B中描述的雙相關的表示。該圖所示 的相關函數在基帶信號以及具有深度高達3的滯后延遲的同一基帶信號上執行。該相關函 數同樣使用已有根據所選標準的碼片代碼存儲于其內的查找表（LUT)。該相關函數的輸出 是每個碼片代碼的相關值，該相關值指示所接收的符號對應于每個碼片代碼的可能性。關 于相關函數如何執行的更多細節可參見GB2472774B。
[0004] 雙相關算法可以表示如下：
[0005]
[0006] 具有（復數乘法）：
[0007]
[0008]
[0009] 所接收的基帶信號yn:y n= I BBn+jQBBn
[0010] 符號s的偽隨機噪聲（PN)直接序列擴頻碼片代碼：
[0011] Ss= SI s+jSQs
[0012] 參數：符號數：s = 0 - 15
[0013] 每個符號的碼片數：η = 0 - 31
[0014] 碼片（或位）的滯后延遲：d = 1 - 3
[0015] 如同在GB2472774B中所描述的，所接收的信號在被饋送到典型為在4位下操作的 模數轉換器（ADC)之前先通過模擬電路處理。來自ADC的數字信號隨后被饋送到以為8的 過采樣因子（或N0S)來操作的采樣器，但是從2到16的其他整數值也可以使用。
[0016] 圖1所示的相關函數包括用于傳入的基帶信號yn的非平凡乘法、用于所存儲的碼 片代碼S s的平凡乘法，以及算術處理（yd)或外積處理，如同下文將進一步描 述的。
[0017] 用于傳入的基帶信號yn的非平凡乘法：
[0018] 用于（y*n*yn d)的運算：IQBB(d，n) = IBB(n-d)*IBB(n)+QBB(n-d)*QBB(n)
[0019] QIbb (d，η) = Qbb (n-d) *IBB (n) +Ibb (n-d) *QBB (η)
[0020] IBB(n_d)*IBB(n) d =1...3
[0021] Qbb (n-d) *QBB (n) n = d...31
[0022] Ibb (n-d) *QBB (n)
[0023] Qbb (n-d) *QBB (n)
[0024] 對于以上所示出的用于傳入的信號的非平凡乘法，就4位ADC轉換的基帶信號而 言需要4* (31+30+29) = 360次乘法以及180次求和。
[0025] 用于所存儲的碼片代碼Ss的平凡乘法：
[0026] 用于（sn*s*n d)的運算：Sql (s, d, n) = SI (s, n_d)*SI (s, n)+SQ(s, n_d)*SQ(n)
[0027] SqQ (s, d, n) = SQ (s, n_d) *SI (s, n) +SI (s, n_d) *SQ (n)
[0028] SI (s, i), SQ (s, i) = (0, I)
[0029] 對于以上所示出的平凡乘法，需要5760次I位乘法（邏輯與（AND))以及2880次 求和。
[0030] 對于Yr^yn Xsn^n d)的進一步算術處理或外積，需要5760次乘法以及4320次 求和。
[0031] 綜上所述，在對包括具有4位分辨率的復雜的輸入信號（即，IBB、Qbb)的每個都具 有使用深度3(d)的滯后延遲的32碼片（η)的代碼字的16個代碼（s)執行時，相關函數會 導致（n*d*s)的3維問題。應當要意識到，如果在GB2472774B中描述的收發器，包括用于 執行雙相關函數的邏輯門，被實施于專用集成電路（ASIC)內，則從用于小功率的且優選為 低成本的接收器的面積（即，硅面積）、成本（即，制造和產量）及功耗的角度來看，雙相關 函數或算法的直接實現將是復雜和昂貴的。
[0032] 因此，希望降低用來執行相關函數的硬件的復雜性（例如，在邏輯門的數量方 面），使得硅面積和功耗同樣可以被減少。
【發明內容】
[0033] 根據本發明的第一方面，本發明提供了一種用于對所接收的信號以及來自通信標 準的多個預定的碼片代碼執行相關函數的裝置，該裝置包括：第一多個邏輯門，被配置為可 操作用于接收在預定的采樣頻率下采樣的信號并按照相關函數對輸入信號執行預定的乘 法運算的乘法器單元；可操作用于接收并存儲來自第一多個邏輯門的乘法值的第一存儲器 單元；將來自按照相關函數對多個碼片代碼執行的預定的乘法運算的值存儲于其內的第二 存儲器單元；以及第二多個邏輯門，被配置為用于接收從第一存儲器單元和第二存儲器單 元輸出的乘法值并在將來自第二存儲器單元的乘法值考慮在內的情況下對來自第一存儲 器單元的乘法值求和的加法器單元。
[0034] 根據某些實施例，該裝置還包含被配置為可操作用于接收從第二多個邏輯門接收 的值并對求其和的結果加法器單元的第三多個邏輯門。
[0035] 根據某些實施例，該裝置還包含可操作用于選擇與存儲于第二存儲器單元內的碼 片代碼中的一個碼片代碼關聯的乘法值以將其輸出到第二多個邏輯門的定序器，由此第二 多個邏輯門可操作用于在將所選的碼片代碼的乘法值考慮在內的情況下對來自第一存儲 器單元的乘法值求和。
[0036] 根據某些實施例，該裝置還包含可操作用于接收并存儲所選的碼片代碼的來自第 三多個邏輯門的值的和的相關值存儲器單元，其中該相關值存儲器單元被配置用于接收來 自定序器的選擇信號，以選擇用于存儲來自第三多個邏輯門的值的和的在相關值存儲器單 元內的位置。
[0037] 根據某些實施例，該裝置還包含被配置用于依據存儲于第二存儲器單元內的關聯 值的符號給來自第一多個邏輯門的每個值指派正號或負號的符號選擇單元。
[0038] 根據某些實施例，該裝置還包含被配置用于將所接收的采樣信號存儲于其內并將 采樣信號值輸出到第一多個邏輯門的輸入樣本存儲器。
[0039] 根據某些實施例，第一多個邏輯門被配置用于基于碼片代碼內的碼片數并行地執 行預定數量的乘積計算，并且其中輸入樣本存儲器被配置用于基于相關函數和碼片代碼內 的碼片數將預定數量的樣本輸出到第一多個邏輯門。
[0040] 根據某些實施例，第一多個邏輯門被配置用于執行預定的乘積計算并將結果輸出 到第一存儲器單元，其中輸入樣本存儲器被配置用于基于相關函數將樣本輸出到第一多個 邏輯門。
[0041] 根據某些實施例，第一存儲器單元包含串聯布置的多個單元，其中每個單元都包 含用于輸出乘法值的輸出，由此來自該多個單元的乘法值由（from)第一多個邏輯門串行 存儲并被并行輸出。
[0042] 根據某些實施例，單元及單元輸出的數量基于碼片代碼內的碼片數。
[0043] 根據某些實施例，這些單元每個都包含串聯布置的多個移位寄存器。
[0044] 根據某些實施例，這些單元中的一個被布置用于在通過這個單元來饋送值時依據 接收自定序器的保持信號使值保持預定的時間段。
[0045] 根據某些實施例，第二多個邏輯門可操作用于在基于碼片代碼數的預定數量的乘 法值被存儲于第一存儲器單元內時對來自第一存儲器單元的乘法值求和。
[0046] 根據某些實施例，相關函數是雙相關函數。
[0047] 根據本發明的第二方面，本發明提供了一種接收器，包含：用于接收模擬信號的模 擬信號輸入；被布置用于將所接收的模擬信號轉換成數字信號的模數轉換器；以及與模數 轉換器的輸出連接的解調器；該解調器包含可操作用于在預定的采樣頻率下對數字信號采 樣的采樣器以及根據本發明的第一方面的裝置。
[0048] 根據本發明的第三方面，本發明提供了一種用于對所接收的信號以及來自通信標 準的多個預定的碼片代碼執行相關函數的方法，該方法包括以下步驟：接收在預定的采樣 頻率下采樣的信號；按照相關函數對輸入信號執行預定的乘法運算；將來自對輸入信號執 行的預定的乘法運算的乘法值存儲于第一存儲器單元內；配置將來自按照相關函數對多個 碼片代碼執行的預定的乘法運算的值存儲于其內的第二存儲器單元；并且在將存儲于第二 存儲器單元內的乘法值考慮在內的情況下對來自第一存儲器單元的乘法值求和。
【附圖說明】
[0049] 為了本發明的更好理解以及示出如何可以實施本發明，現在以示例的方式參照附 圖，在附圖中：
[0050] 附圖中的圖1示意性地示出了已知的雙相關函數的表示；
[0051] 圖2示意性地示出了根據本發明的第一實施例的收發器；
[0052] 圖3示出了圖2所示的解調器的示意圖；
[0053] 圖4示出了圖3所示的雙相關器的表示；
[0054] 圖5示出了根據本發明的第二實施例的雙相關器的表示；
[0055] 圖6示意性地示出了如何使用硬件表示來執行圖5所示的相關；
[0056] 圖7示意性地示出了如何使用根據本發明的第三實施例的硬件表示來執行相關；
[0057] 圖8示意性地示出了圖7所示的存儲器單元；
[0058] 圖9示意性地示出了圖8所示的輸入單元；
[0059] 圖10示意性地示出了圖8所示的第一類型的單元或級；
[0060] 圖11示意性地示出了圖8所示的第二類型的單元或級；以及
[0061] 圖12示出了包含根據本發明的第一、第二或第三實施例的相關裝置的電路。
[0062] 雖然本發明易于進行各種修改和可替換形式，但是具體的實施例將以示例的方式 示于附圖中，并且將在此詳細描述。但是應當理解，附圖及其詳細描述并非意指將本發明限 定于所公開的特定形式，而是本發明應當涵蓋屬于本發明的范圍之內的所有修改形式、等 效形式及可替換形式。
【具體實施方式】
[0063] 圖2示意性地示出了根據本發明的第一實施例的收發器1。該圖所示的收發器1 是集成系統。外部構件包括天線、振蕩器晶體和電源解耦器。也就是說，收發器可以實施于 一個芯片上，即，在單個集成電路內。但是，應當意識到，盡管這出于成本原因是合意的，但 是單個芯片的解決方案并不是技術上的必要。
[0064] 收發器1具有分成兩部分的功能，即接收器Rx和發送器Tx，以及分成兩部分的硬 件，即模擬單元50和數字單元52。模擬單元50為發送器和接收器提供射頻（RF)前端。數 字單元52包含數字基帶（BB)處理器54和系統控制單元56。參照圖2,接收器構件2、6、10、 12、18、22、24和26被布置于圖中的上部，信號路徑為從左到右，而發送器構件40、42、44和 46被布置于圖中的下部，信號路徑為從右到左。接收器和發送器這兩個構件與在控制單元 56內的見于圖中的右側部分的更高水平的控制和處理構件30和32相互作用。模擬RF前 端50形成該圖的左側塊，而在數字單元52內的數字構件形成該圖的右側塊。應當意識到， 接收器信號最初以模擬構件來處理并隨后以數字構件來處理，然而發送器信號在以模擬構 件處理之前首先被形成為數字信號。
[0065] 首先描述接收器。接收器Rx包含在與天線（未示出）連接的輸入處的低噪聲放 大器2 (LNA)。LNA是具有彡3dB的目標噪聲系數的高增益放大器。LNA 2的SNR或靈敏度 是可控的。