一種單像素視頻顯示裝置及顯示方法
【技術領域】
[0001] 本發明涉及視頻顯示方法及裝置，更具體的說，涉及一種單像素視頻顯示裝置及 顯示方法。
【背景技術】
[0002] 現有的液晶屏普遍采用縮放芯片進行驅動以實現成像，具體的，縮放芯片接收視 頻輸入信號，通過存儲芯片的配合，進行相關的圖像處理后驅動液晶屏顯示圖像。
[0003] 但現有的液晶屏驅動方法無法直接驅動單像素顯示屏，本發明的單像素顯示屏是 指低壓差分信號（LVDS信號)的編碼采用特殊的單像素帶寬壓縮編碼方式的液晶屏，其無法 直接驅動的原因之一是這種單像素帶寬壓縮編碼的方式與傳統的R/G/B編碼方式不同。
[0004] 普通液晶屏的一個像素（pixel)含有3個子像素（Sub-Pixel)，驅動時，采用R/G/ B編碼對應每個子像素即可。但是這種采用單像素編碼的液晶屏所顯示的視頻信號一般具 有很高的分辨率，為了壓縮帶寬及減少高速信號傳輸帶來的問題，每一個像素僅包含一個 或兩個子像素。
[0005] -般的縮放芯片無法對視頻信號進行特殊編碼，故無法直接驅動這種單色液晶 屏。
【發明內容】
[0006] 本發明實施例提供一種單像素視頻顯示裝置及顯示方法，可以將R/G/B編碼的視 頻信號進行重新編碼，以用于驅動單像素顯示屏。
[0007] 具體的，本發明實施例提供的一種單像素視頻顯示裝置，包括單像素顯示屏，還包 括用于接收并處理視頻輸入信號的信號處理模塊，將所述信號處理模塊處理后的視頻輸入 信號進行單像素重新編碼以供所述單像素顯示屏顯示的單像素視頻信號的現場可編程門 陣列芯片。
[0008] 其中，所述信號處理模塊包括多個分別用于接收并處理一個視頻輸入信號的信號 處理單元；所述現場可編程門陣列芯片包括用于將至少兩個所述信號處理單元處理后的視 頻輸入信號進行合成的視頻合成模塊和用于將合成后的視頻信號進行單像素重新編碼以 供所述單像素顯示屏顯示的單像素編碼模塊。
[0009] 其中，所述現場可編程門陣列芯片還包括用于使單像素編碼模塊依次讀取合成后 的視頻信號的像素數據、在每讀取預定數量的像素數據時提取預定位數的像素數據并導出 一個像素編碼包的第一編碼控制單元和用于使單像素編碼模塊將所述像素編碼包依次排 列并處理生成所述單像素視頻信號以供所述單像素顯示屏顯示的第二編碼控制單元；所述 像素編碼包內具有所述預定位數的像素數據。
[0010] 其中，所述單像素視頻顯示裝置還包括用于存儲接至少兩個處理后的視頻輸入信 號的存儲芯片。
[0011] 其中，所述現場可編程門陣列芯片還包括產生時鐘以使得合成的后的視頻信號正 常輸出的顯示時序發生單元。
[0012] 相應的，本發明實施例提供的一種單像素視頻顯示方法，包括以下步驟：
[0013] a、接收并處理視頻輸入信號；
[0014] b、將處理后的視頻輸入信號進行單像素重新編碼，生成單像素視頻信號；
[0015] c、輸出所述單像素視頻信號以供顯示。
[0016] 其中，步驟a中分別接收并處理多個視頻輸入信號；
[0017] 步驟b中將至少兩個處理后的視頻輸入信號進行合成，將合成后的視頻信號進行 單像素重新編碼并生成單像素視頻信號。
[0018] 其中，在單像素重新編碼時，依次讀取所述合成后的視頻信號的像素數據、在每讀 取預定數量的像素數據時提取預定位數的像素數據并導出一個像素編碼包，將所述像素編 碼包依次排列并處理生成所述單像素視頻信號；所述像素編碼包內具有所述預定位數的像 素數據。
[0019] 其中，步驟a中，將處理后的視頻輸入信號進行存儲。
[0020] 其中，步驟b中，在合成處理后的視頻輸入信號之前，產生時鐘以使得合成的后的 視頻信號正常輸出。
[0021] 實施本發明實施例，通過對視頻信號進行單像素重新編碼可以將R/G/B編碼的視 頻信號進行重新編碼，以用于驅動單像素顯示屏，從而可以使傳統的視頻信號在單像素顯 示屏中顯示。
【附圖說明】
[0022] 為了更清楚地說明本發明實施例的技術方案，下面將對實施例中所需要使用的附 圖作簡單的介紹，顯而易見地，下面描述中的附圖是本發明實施例的一些實施例，對于本領 域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附 圖。
[0023] 圖1是本發明一個實施例提供的單像素視頻顯示裝置的原理框圖；
[0024] 圖2是本發明另一實施例提供的單像素視頻顯示裝置的原理框圖；
[0025] 圖3是本發明實施例提供的一個FPGA芯片的原理框圖；
[0026] 圖4是本發明實施例提供的一種單像素編碼模塊進行單像素重新編碼的示意圖；
[0027] 圖5是本發明實施例提供的一種像素編碼格式的示意圖。
[0028] 圖6是本發明一實施例提供的單像素視頻顯示裝置的流程圖；
[0029] 圖7是本發明另一實施例提供的單像素視頻顯示裝置的流程圖。
【具體實施方式】
[0030] 下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完 整地描述，顯然，所描述的實施例是本發明一部分實施例，而不是全部的實施例。基于本發 明中的實施例，本領域普通技術人員在沒有作出創造性勞動前提下所獲得的所有其他實施 例，都屬于本發明保護的范圍。
[0031] 本發明實施例提供一種單像素視頻顯示裝置及顯示方法，可以將R/G/B編碼的視 頻信號進行重新編碼，以用于驅動單像素顯示屏，從而可以使傳統的視頻信號在單像素顯 示屏中顯示。
[0032] 參見圖1，是本發明一個實施例提供的單像素視頻顯示裝置的原理框圖。如圖1 所示，本實施例提供的單像素視頻顯示裝置包括信號處理模塊1〇〇、現場可編程門陣列芯片 (FPGA) 200及單像素顯示屏300。本發明實施例中的單像素顯示屏300是指可以播放采用 單像素帶寬壓縮編碼的方式的視頻信號的顯示屏。
[0033] 信號處理模塊100用于接收并處理視頻輸入信號，信號處理模塊100可接收來自 不同信號源的視頻輸入信號。視頻輸入信號可以是DP視頻信號、VGA視頻信號、DVI視頻信 號、HDMI視頻信號等等。信號處理模塊100對視頻信號的處理包括圖像縮放、亮度對比度 調整、gamma校正等，最終生成LVDS格式的信號發送給FPGA芯片。
[0034]FPGA芯片200用于將信號處理模塊100處理后的視頻輸入信號進行單像素重新編 碼以供所述單像素顯示屏300顯示的單像素視頻信號，也就是將上述生成的LVDS格式的視 頻信號進行單像素重新編碼，進而生成單像素視頻信號并將單像素視頻信號發送給單像素 顯示屏300用于顯示。本實施例中的單像素視頻信號是FPGA生成的采用單像素帶寬壓縮 編碼的方式的視頻信號。
[0035] 用于本發明實施例的單像素顯示屏進行顯示的視頻信號往往具有超高的分辨率 (如4096*2560或更高)，這意味著需要占用很高的帶寬，于是，這些視頻格式往往預先通過 顯卡進行分割，以適應傳輸及芯片的處理能力等。
[0036] 參見圖2,是本發明另一實施例提供的單像素視頻顯示裝置的原理框圖。本發明實 施例中信號處理模塊包括多個信號處理單元101，這些信號處理單元101分別用于接收并 處理一個視頻輸入信號，這些信號處理單元101都是同時工作，幾乎同時將處理后的視頻 輸入信號發送給FPGA芯片200。
[0037] 相應的，FPGA芯片200包括視頻合成模塊201和單像素編碼模塊202。視頻合成 模塊201將至少兩個信號處理單元101處理后的視頻輸入信號進行合成，單像素編碼模塊 202將合成后的視頻信號進行單像素重新編碼以供所述單像素顯示屏300顯示。分割后的 多個視頻信號分別通過各個信號處理單元101進行處理后，輸出給FPGA芯片。在FPGA芯 片中，視頻合成模塊201首先將處理后的視頻輸入信號進行合成，并在合成后對其進行單 像素重新編碼生成單像素視頻信號。本發明實施例中的視頻合成指的是根據之前的分割原 則將處理后的視頻信號進行逆變換。如分割時按照左上、左下、右上、右下四個區域進行分 害!]，則合成時將處理后的視頻輸入信號置于視頻輸入信號原先所處的區域中。
[0038] 參見圖3,圖3是本發明實施例提供的一個FPGA芯片的原理框圖。如圖所示，FPGA 芯片200還包括第一編碼控制單元203和第二編碼控制單元204。
[0039] 第一編碼控制單元203,用于使單像素編碼模塊依次讀取合成后的視頻信號的像 素數據、在每讀取預定數量的像素數據時提取預定位數的像素數據并導出一個像素編碼 包；其中，像素編碼包內具有所述預定位數的像素數據。
[0040] 第二編碼控制單元204,用于使單像素編碼模塊將所述像素編碼包依次排列并處 理生成所述單像素視頻信號以供所述單像素顯示屏顯示。
[0041] 參見圖4,是本發明實施例提供的一種單像素編碼模塊進行單像素重新編碼的示 意圖。該實施例中，單像素編碼模塊內設置有移位寄存器，圖3中箭頭601、602分別指視頻 信號數據進入移位寄存器與離開移位寄存器的數據流向，箭頭701、702、703分別是指t0、 t3、t6時刻單像素編碼包導出方向。tO、tl、t2……t6分別代表移位寄存器讀取合成后的 視頻信號的七個時刻，且每兩個相鄰的視頻信號相差的一個等量的單位間隔，如Is^l、p2、 P3……p9分別表示合成后的視頻信號中依次進入移位寄存器的9個像素數據。該實施例 的合成后的視頻信號中，每個像素由3個子像素組成，每個像素數據代表一個子像素，則設 置的預定數量即為3。tO時刻，第一個像素完全進入移位寄存器，該像素包括pi、p2、p3三 個像素數據(或稱為子像素)，此時移位寄存器導出該像素中的一個或兩個像素，如果預先