時鐘生成裝置以及時鐘數據恢復裝置的制造方法
【技術領域】
[0001]本發明涉及生成時鐘的時鐘生成裝置以及具有該時鐘生成裝置的時鐘數據恢復
目.0
【背景技術】
[0002]對于重疊有從發送器輸出的時鐘和數據的數字信號而言，需要在接收器側恢復時鐘和數據。例如在非專利文獻I中記載了用于進行這種恢復的時鐘數據恢復(CDR:ClockData Recovery:時鐘數據恢復)裝置。
[0003]非專利文獻I所述的時鐘數據恢復裝置檢測輸入信號的邊緣，根據該邊緣的時機恢復時鐘，并且在該時鐘指示的各時機恢復輸入信號的數據。由該時鐘數據恢復裝置生成恢復時鐘的時鐘生成裝置具有鎖相環(PLL:Phase Lock Loop)，該鎖相環構成為包括門控電壓控制振蕩器(GVCO:Gated Voltage Controlled Oscillator)、分頻器、相位差檢測器、加減計數器和Δ Σ方式的DA轉換器。
[0004]非專利文獻I所述的時鐘數據恢復裝置是以突發模式工作的裝置。即，時鐘生成裝置在信號輸入開始前和信號輸入中，從外部輸入參照時鐘，輸出頻率與該參照時鐘相同的時鐘。在開始了信號輸入時，時鐘生成裝置在短時間內使時鐘相位與輸入信號的相位一致，并輸出該時鐘。
[0005]現有技術文獻
[0006]非專利文獻
[0007]非專利文獻1:J.Terada, et al.，"A 10.3125Gb/s Burst-Mode CDR Circuitusing aA XDAC, "I SSCC Dig.Tech.Papers, pp.226-227(2008).
【發明內容】
[0008]發明欲解決的課題
[0009]突發模式的時鐘數據恢復裝置在信號輸入開始后能夠在短時間內開始時鐘和數據的恢復，因而在無信號輸入的待機期間與有信號輸入的工作期間交替存在的用途(尤其在移動用途)中是有用的。然而，在該時鐘數據恢復裝置中，時鐘生成裝置的電路規模較大，此外，還需要用于生成輸入到時鐘生成裝置中的參照時鐘的電路，因此制造成本較高。而具有這種時鐘生成裝置的其他裝置也具有同樣的問題。
[0010]本發明就是為了消除上述問題點而完成的，其目的在于提供一種能夠減小電路規模的時鐘生成裝置以及時鐘數據恢復裝置。
[0011]用于解決課題的手段
[0012]本發明的時鐘生成裝置具有:(I)信號選擇部，其輸入反饋時鐘、在對應于位速率的時機具有邊緣的邊緣信號以及在包括邊緣信號的邊緣的時機的一定期間內成為有效電平的邊緣檢測信號，在邊緣檢測信號為有效電平時，選擇邊緣信號并輸出，在邊緣檢測信號為非有效電平時，選擇使反饋時鐘邏輯反轉后的信號并輸出；(2)相位延遲部，其包括縱續連接的多個延遲元件，將從信號選擇部輸出的信號輸入到多個延遲元件中的初級延遲元件，從多個延遲元件中分別輸出延遲量與各個位置對應的信號；(3)時間測定部，其根據從多個延遲元件分別輸出的信號的電平，測定從邊緣信號的某個邊緣時機起到經過了相當于I位的時間時的邊緣時機為止的單位間隔時間；以及(4)相位選擇部，其選擇從多個延遲元件中的位于與由時間測定部測定的單位間隔時間對應的位置處的延遲元件輸出的信號而作為反饋時鐘進行輸出，并且選擇從多個延遲元件中的任意一個延遲元件輸出的信號而作為頻率與邊緣信號的位速率對應的時鐘進行輸出。
[0013]本發明的時鐘生成裝置優選具有作為所述相位延遲部的相位延遲部所述時間測定部的時間測定部M1' M ,和作為所述相位選擇部的相位選擇部S S N。N是2以上的整數。此時，各相位延遲部Dn具有縱續連接的多個延遲元件。各相位延遲部D ?的各延遲元件的延遲時間與其他相位延遲部Dnl的各延遲元件的延遲時間彼此不同。n、nl是I以上N以下的整數。各時間測定部Mn根據從相位延遲部Dn的多個延遲元件中分別輸出的信號電平測定單位間隔時間。各相位選擇部Sn選擇從相位延遲部Dn的多個延遲元件中的位于與由時間測定部Mn測定的單位間隔時間對應的位置處的延遲元件輸出的信號而作為反饋時鐘進行輸出。信號選擇部輸入從相位選擇部Sn輸出的反饋時鐘。相位延遲部D1將從信號選擇部輸出的信號輸入初級的延遲元件。相位延遲部D1' Dn中的除相位延遲部D1以外的各相位延遲部DJf從相位選擇部Slri輸出的反饋時鐘輸入到初級的延遲元件。然后，相位選擇部S1' Sn中的任意一個相位選擇部Sn選擇從相位延遲部D ?的多個延遲元件中的任意一個延遲元件輸出的信號而作為時鐘進行輸出。
[0014]本發明的時鐘生成裝置優選在相位延遲部的縱續連接的多個延遲元件中，越位于后級的延遲元件的延遲時間越長。
[0015]本發明的時鐘數據恢復裝置是根據輸入信號恢復時鐘和數據的裝置，其具有:(I)上述本發明的時鐘生成裝置；(2)邊緣檢測部，其生成并輸出對輸入信號賦予延遲得到的延遲輸入信號，并且生成在包括延遲輸入信號的邊緣的時機的一定期間內成為有效電平的邊緣檢測信號而輸出給時鐘生成裝置；(3)極性檢測部，其生成并輸出邏輯反轉指示信號，該邏輯反轉指示信號在邊緣檢測信號為有效電平的期間內，在反饋時鐘和延遲輸入信號各自的邊緣的極性彼此相同時，成為有效電平；(4)邏輯反轉部，其在邏輯反轉指示信號為有效電平時，將對延遲輸入信號進行邏輯反轉后的信號作為邊緣信號輸出給時鐘生成裝置，在邏輯反轉指示信號為非有效電平時，將延遲輸入信號作為邊緣信號輸出給時鐘生成裝置；以及(5)數據輸出部，其在由從時鐘生成裝置輸出的時鐘指示的時機對延遲輸入信號的數據進行采樣并保持，進行輸出。而且，本發明的時鐘數據恢復裝置將從時鐘生成裝置輸出的時鐘作為基于輸入信號的恢復時鐘進行輸出，并且將從數據輸出部輸出的數據作為基于輸入信號的恢復數據進行輸出。
[0016]發明的效果
[0017]根據本發明，可提供一種能夠減小電路規模的時鐘生成裝置以及時鐘數據恢復裝置。
【附圖說明】
[0018]圖1是表示第I實施方式的時鐘數據恢復裝置I的結構的圖。
[0019]圖2是表示時間測定部30的測定許可部32的電路結構例的圖。
[0020]圖3是時間測定部30的測定許可部32的各信號的時序圖。
[0021]圖4是時間測定部30的泡糾錯部33的說明圖。
[0022]圖5是表示相位選擇部40的電路結構例的圖。
[0023]圖6是邊緣檢測部50的各信號的時序圖。
[0024]圖7是極性檢測部60和邏輯反轉部70的各信號的時序圖。
[0025]圖8是邏輯反轉部70和信號選擇部10的各信號的時序圖。
[0026]圖9是數據輸出部80的各信號的時序圖。
[0027]圖10是時鐘生成裝置IA的相位延遲部20和時間測定部30的各信號的時序圖。
[0028]圖11是表示第I實施方式的時鐘數據恢復裝置I的工作指令的圖。
[0029]圖12是第I實施方式的時鐘數據恢復裝置I的各信號的時序圖。
[0030]圖13是表示第2實施方式的時鐘數據恢復裝置2的結構的圖。
[0031]圖14是表示粗相位發生部11的結構的圖。
[0032]圖15是表示精相位發生部12的結構的圖。
[0033]圖16是表示粗相位發生部11的相位延遲部20i的各延遲元件21 “的電路結構例的圖。
[0034]圖17是表示精相位發生部12的相位延遲部202的各延遲元件212，,的電路結構例的圖。
[0035]圖18是第2實施方式的時鐘數據恢復裝置2的各信號的時序圖。
[0036]圖19是表示在相位延遲部20中縱續連接的多個延遲元件各自的延遲時間的圖。
【具體實施方式】
[0037]以下，參照附圖詳細說明用于實施本發明的方式。另外，在【附圖說明】中對于相同要素賦予同一符號，并省略重復說明。
[0038](第I實施方式)
[0039]圖1是表示第I實施方式的時鐘數據恢復裝置I的結構的圖。時鐘數據恢復裝置I根據輸入信號(Data In)生成恢復時鐘(Recovered Clock)和恢復數據(RecoveredData)，其具有信號選擇部10、相位延遲部20、時間測定部30、相位選擇部40、邊緣檢測部50、極性檢測部60、邏輯反轉部70和數據輸出部80。其中，信號選擇部10、相位延遲部20、時間測定部30和相位選擇部40構成了時鐘生成裝置1A。
[0040]信號選擇部10輸入從相位選擇部40輸出的反饋時鐘(Feedback Clock)、從邏輯反轉部70輸出的邊緣信號(Edge)和從邊緣檢測部50輸出的邊緣檢測信號(EdgeDetect)。邊緣信號是根據輸入信號(Data In)和反饋時鐘(Feedback Clock)而生成的，具有與輸入信號相同的位速率