一種基于fpga的四路全高清視頻處理電路的制作方法
【技術領域】
[0001]本發明涉及FPGA技術，尤其涉及一種基于FPGA的四路全高清視頻畫中畫和畫外畫處理電路。
【背景技術】
[0002]技術名詞解釋
PIP:畫中畫，其是利用數字圖像處理技術，在同一屏幕畫面上同時顯示多個畫面，即在正常觀看的主畫面上，同時插入一個或多個經過壓縮的子畫面，以便在欣賞主畫面的同時，監視其它畫面,畫中畫是將子畫面安置在主畫面之內。
[0003]POP:畫外畫，其原理和畫中畫一樣，區別在于畫外畫是將子畫面安置在主畫面之外。
[0004]DSP:digital signal processor 的簡稱，即數字信號處理器。
[0005]CPU:Central Processing Unit 的簡稱，即中央處理器。
[0006]目前，大部分全高清錄播設備中的畫中畫和畫外畫視頻處理技術通常都是采用軟件設計的方法實現，但是受限于DSP或CPU處理器的運算能力和串行架構，一般最多只能同時采樣2路全高清的視頻，而不能同時對多路全高清的視頻信號進行采樣。現今，隨著高清攝像機越來越普及，對多路全高清視頻信號同時進行采樣來進行畫中畫和畫外畫處理的需求也變得越來越多，因此，一種可同時對多路全高清視頻信號進行采樣處理的電路為目前迫切需要解決的問題。
【發明內容】
[0007]為了解決上述技術問題，本發明的目的是提供一種基于FPGA的四路全高清視頻處理電路。
[0008]本發明所采用的技術方案是:一種基于FPGA的四路全高清視頻處理電路，其包括FPGA芯片，所述FPGA芯片包括存儲控制器、通道選擇開關模塊、第一視頻層疊加模塊、第二視頻層疊加模塊、第三視頻層疊加模塊、第四視頻層疊加模塊、視頻時序控制模塊、視頻合成模塊、視頻模式參數控制器、四個視頻輸入處理模塊以及四個視頻放大模塊；
所述四個視頻輸入處理模塊的輸出端均與存儲控制器的輸入端連接，所述存儲控制器的輸出端分別與四個視頻放大模塊的第一輸入端連接，所述四個視頻放大模塊的輸出端均與通道選擇開關模塊的第一輸入端連接，所述通道選擇開關模塊的輸出端分別與第一視頻層疊加模塊的第一輸入端、第二視頻層疊加模塊的第一輸入端、第三視頻層疊加模塊的第一輸入端以及第四視頻層疊加模塊的第一輸入端連接，所述視頻時序控制模塊的輸出端分別與第一視頻層疊加模塊的第二輸入端、第二視頻層疊加模塊的第二輸入端、第三視頻層疊加模塊的第二輸入端以及第四視頻層疊加模塊的第二輸入端連接，所述第一視頻層疊加模塊的輸出端依次通過第二視頻層疊加模塊、第三視頻層疊加模塊以及第四視頻層疊加模塊進而與視頻合成模塊的輸入端連接，所述視頻模式參數控制器的輸出端分別與四個視頻輸入處理模塊的輸入端、四個視頻放大模塊的第二輸入端以及通道選擇開關模塊的第二輸入端連接；
所述視頻輸入處理模塊包括視頻解碼模塊和視頻縮小模塊，所述視頻解碼模塊的輸出端與視頻縮小模塊的第一輸入端連接，所述視頻縮小模塊的輸出端與存儲控制器的輸入端連接，所述視頻模式參數控制器的輸出端分別與視頻解碼模塊的輸入端和視頻縮小模塊的第二輸入端連接；
所述存儲控制器連接有存儲器。
[0009]進一步，所述的存儲控制器為DDR2控制器，所述的存儲器為DDR2芯片。
[0010]進一步，所述視頻模式參數控制器包括:
第一控制模塊，用于為視頻解碼模塊提供視頻格式參數，并且控制視頻解碼模塊對采集到的視頻信號進行解碼，從而獲得有效的視頻像素；
第二控制模塊，用于為視頻縮小模塊提供縮小參數以及為視頻放大模塊提供放大參數，并且控制視頻縮小模塊和視頻放大模塊對輸入的視頻信號進行縮小和放大的處理；第三控制模塊，用于對通道選擇開關模塊進行控制，使通道選擇開關模塊根據先后順序將四個視頻放大模塊輸出的視頻信號分別對應地輸入至第一視頻層疊加模塊、第二視頻層疊加模塊、第三視頻層疊加模塊以及第四視頻層疊加模塊，從而實現視頻層疊加。
[0011]進一步，所述通道選擇開關模塊根據先后順序將四個視頻放大模塊輸出的視頻信號分別對應地輸入至第一視頻層疊加模塊、第二視頻層疊加模塊、第三視頻層疊加模塊以及第四視頻層疊加模塊，從而實現視頻層疊加，其具體為:
所述通道選擇開關模塊對四個視頻放大模塊輸出的視頻信號進行選取，所述通道選擇開關模塊將第一選取的視頻信號作為第一輸入前景輸出至第一視頻層疊加模塊，所述第一視頻層疊加模塊的第一輸入背景為預設的顏色層，所述第一視頻層疊加模塊對第一輸入背景和第一輸入前景進行疊加，并將疊加后的視頻信號作為第二輸入背景輸出至第二視頻層疊加模塊；所述通道選擇開關模塊將第二選取的視頻信號作為第二輸入前景輸出至第二視頻層疊加模塊，所述第二視頻層疊加模塊對第二輸入背景和第二輸入前景進行疊加，并將疊加后的視頻信號作為第三輸入背景輸出至第三視頻層疊加模塊；所述通道選擇開關模塊將第三選取的視頻信號作為第三輸入前景輸出至第三視頻層疊加模塊，所述第三視頻層疊加模塊對第三輸入背景和第三輸入前景進行疊加，并將疊加后的視頻信號作為第四輸入背景輸出至第四視頻層疊加模塊；所述通道選擇開關模塊將第四選取的視頻信號作為第四輸入前景輸出至第四視頻層疊加模塊，所述第四視頻層疊加模塊對第四輸入背景和第四輸入前景進行疊加，并且將疊加后的視頻信號發送至視頻合成模塊。
[0012]進一步，所述第二控制模塊具體用于判斷視頻信號是否需要進行縮小和放大的處理，若需要，則為視頻縮小模塊提供縮小參數以及為視頻放大模塊提供放大參數，并且控制視頻縮小模塊和視頻放大模塊對輸入的視頻信號進行縮小和放大的處理，反之，則控制視頻縮小模塊和視頻放大模塊對輸入的視頻信號不做縮小和放大的處理。
[0013]進一步，所述視頻縮小模塊用于采用雙線性插值算法在視頻模式參數控制器的控制下調整縮小參數，從而對輸入的視頻信號進行裁剪，以實現視頻信號的縮小處理；
所述視頻放大模塊用于采用雙線性插值算法在視頻模式參數控制器的控制下調整放大參數，從而對輸入的視頻信號進行裁剪，以實現視頻信號的放大處理。
[0014]進一步，所述視頻時序控制模塊用于對第一視頻層疊加模塊、第二視頻層疊加模塊、第三視頻層疊加模塊以及第四視頻層疊加模塊進行視頻時序控制，從而使視頻層疊加模塊生成的視頻信號為所需的視頻格式。
[0015]本發明的有益效果是:FPGA芯片具有并行處理架構的優點，因此，本發明的視頻電路通過采用FPGA芯片來實現，能夠同時對4路全高清的視頻信號進行并行采集和處理，可大大滿足對多路全高清視頻信號同時進行采集處理的需求。而且，本發明的電路采用了FPGA芯片的并行處理結構來實現，因此，本發明的電路還具有系統架構簡單、易于設計實現、系統穩定、低成本等優點。
【附圖說明】
[0016]下面結合附圖對本發明的【具體實施方式】作進一步說明:
圖1是本發明一種基于FPGA的四路全高清視頻處理電路的結構原理框圖；
圖2是本發明一種基于FPGA的四路全高清視頻處理電路的一具體實施例結構原理框圖。
【具體實施方式】
[0017]如圖1所示，一種基于FPGA的四路全高清視頻處理電路，其包括FPGA芯片，所述FPGA芯片包括存儲控制器、通道選擇開關模塊、第一視頻層疊加模塊