用于接收器均衡適配的系統和方法
【技術領域】
[0001 ] 本發明總地涉及數據通信。更具體而言，本發明涉及用于高速數據鏈路的電路系統(circuitry)。
【背景技術】
[0002]高速數據鏈路被用于在系統中的設備之間傳送數據。在這種高速數據鏈路的數據速率日益增高下，已開發出串行接口協議。
【發明內容】
[0003]一個實施例涉及一種使接收器適配輸入數據信號均衡的方法。可變增益放大器(VGA)回路使用初始閾值電壓適配VGA電路，從而調節VGA增益設定，以調整饋入判定反饋均衡(DFE)電路的數據振幅。此外，DFE適配回路可使用初始閾值電壓適配DFE電路。當完成VGA的適配時，凍結VGA增益設定，并且可通過閾值適配回路執行閾值電壓的適配。
[0004]另一實施例涉及一種用于接收器均衡適配的系統。該系統包括:DFE適配電路模±夾，其適配接收器的DFE電路；CTLE適配電路模塊，其適配接收器的CTLE電路；以及閾值適配電路模塊，其適配饋入DFE適配電路和CTLE適配電路的閾值電壓。該系統可進一步包括:VGA適配電路模塊，其適配VGA電路。
[0005]還公開了其它實施例和特征。
【附圖說明】
[0006]圖1描繪了根據本發明實施例的用于接收器的例示性輪系(wheel-train)RX EQ適配引擎；
[0007]圖2為根據本發明實施例的適配接收器均衡器的例示性方法的流程圖；
[0008]圖3描繪了根據本發明實施例的輪系適配引擎的各個方面；
[0009]圖4A描繪了根據本發明實施例的適配回路帶寬之間的關系；
[0010]圖4B描繪了來自RX EQ適配系統的模擬的結果，以說明根據本發明實施例的適配回路帶寬之間的關系；
[0011]圖4C描繪了根據本發明實施例的自適應均衡前后的輸入信號的例示性眼圖；
[0012]圖5為根據本發明實施例的VGA適配方法的流程圖；
[0013]圖6為根據本發明實施例的初始化程序的流程圖；
[0014]圖7為根據本發明實施例的符號-符號(sign-sign)LMS程序的流程圖；
[0015]圖8A為根據本發明實施例的描繪VGA適配到時、收斂和完成條件的示例曲線圖；
[0016]圖8B描繪了根據本發明實施例的用于確定VGA收斂到時和VGA適配完成的程序的流程圖；
[0017]圖9為根據本發明實施例的VGA適配延續程序的流程圖；
[0018]圖10為示出根據本發明實施例的用于CTLE DC適配的例示性數字-模擬轉換(DAC)順序表的圖；
[0019]圖11為根據本發明實施例的VGA-適配-完成程序的流程圖；
[0020]圖12為根據本發明實施例的用于觸發VGA適配的流程圖；
[0021]圖13為根據本發明實施例的使用迫零最小均方(ZF LMS)程序進行CTLE AC適配的方法的例示性實施的流程圖；
[0022]圖14為描繪根據本發明實施例的CTLE前后的110模式信號的圖；
[0023]圖15為根據本發明實施例的確定CTLE適配完成狀態的CTLE AC到時(Time Up)程序的例示性實施的流程圖；
[0024]圖16A至圖16F描繪了根據本發明實施例的例示性CTLE AC DAC順序圖表；
[0025]圖17A至圖17C描繪了根據本發明實施例的以第一閾值進行錯誤信號篩選的結果;
[0026]圖17D至圖17F描繪了根據本發明實施例的使用第二閾值進行錯誤信號篩選的結果;
[0027]圖18A和圖18B分別描繪了根據本發明實施例的CTLE AC和DC適配；
[0028]圖19為根據本發明實施例的DFE適配方法的流程圖；
[0029]圖20為描繪根據本發明實施例的固定帶寬模式的抽頭加權更新的圖；
[0030]圖21為描繪根據本發明實施例的可變帶寬模式的抽頭加權更新的圖；
[0031]圖22為根據本發明實施例的多抽頭反饋濾波器的圖；
[0032]圖23為根據本發明實施例的用于反饋濾波器的固定和浮動抽頭的圖；
[0033]圖24A為根據本發明實施例的用于檢測DFE適配收斂的程序的流程圖；
[0034]圖24B為圖示根據本發明實施例的粗分辨率模式和細分辨率模式中的振幅收斂的曲線圖；
[0035]圖25A為根據本發明實施例的可變帶寬DFE適配方法的流程圖；
[0036]圖25B為圖示根據本發明實施例的當錯誤信號差低于閾值時不發生DFE加權更新的圖；
[0037]圖26為根據本發明實施例的DFE浮動抽頭適配方法的流程圖；
[0038]圖27為能夠包括本發明各方面的現場可編程門陣列(FPGA)的簡化部分框圖；以及
[0039]圖28示出包括FPGA作為若干部件之一并且可采用本發明的技術的例示性數字系統50的框圖。
【具體實施方式】
[0040]介紹
[0041]接收器中的高速信號通過信道、封裝和硅內插器而經歷損失。符號間干擾(ISI)成為高數據速率下的更為重大的問題。由于不同的數據模式以及在如溫度、彎曲和振動這樣的變化條件下，ISI能夠隨時間發生變化，這使得問題變得復雜。
[0042]由于ISI的時變性質，有效的接收器(RX)均衡(EQ)方案應經常或頻繁地適配變化的信道和數據業務量特性。RX EQ適配可追蹤時變ISI以維持信號質量。然而，先前的RX EQ適配方案遭受許多問題和困難。
[0043]例如，一個先前的方案利用兩個單獨的適配引擎:模擬CTLE (連續時間線性均衡)適配引擎和DFE (判定反饋均衡)適配引擎。
[0044]申請人已確定先前方案的問題和困難包括以下內容。由于輸入振幅變化，可向DFE提供有限的均衡。此外，由于向DFE和CTLE應用可能不是數據流的自然平均振幅的固定閾值電壓，所以常常出現過度均衡或均衡不足。此外，模擬CTLE適配引擎在對PVT (工藝、電壓或溫度)變化和失配敏感的模擬濾波器中可具有帶寬限制。此外，適配步長對于DFE的適當適配而言可能太粗略，并且用于CTLE的搜索空間也可能太有限。此外，不能進行修正以補償信道反射。最后，RX EQ適配的模擬可能使用不適當的系統級模擬模型。
[0045]“輪系” RX EQ適配
[0046]本公開內容提供一種RX EQ適配引擎，其克服先前方案中的問題并系統地實現接收器的全面優化均衡。全面優化均衡實現極低的誤碼率(BER)。
[0047]公開的RX EQ適配引擎使用“輪系”架構(其在某些方面類似于機械表中的輪系)。輪系架構提供彼此交互(即，作為“輪系”的一部分)的多個適配子引擎或回路(即，多個“輪”)。使用這些相互依賴的回路，RX EQ適配引擎可發現最佳的均衡設定。
[0048]圖1描繪了根據本發明實施例的具有輪系RX EQ適配引擎130的例示性接收器100。可在集成電路上實施接收器100，并且在一些實施中，接收器100可為收發器電路的一部分。
[0049]如圖1所示，接收器100可使用與判定反饋均衡(DFE) 106組合的接收器連續時間線性均衡器(RX CTLE) 102，對串行輸入(RX輸入)執行均衡，以克服通過傳輸信道的高頻損失。如圖1進一步所示，VGA104可位于CTLE 102之后，以向輸入到DFE 106的信號提供更為恒定的振幅。將DFE 106的輸出提供給時鐘數據恢復(CDR)電路108。可將⑶R 108恢復的數據信號(和時鐘信號)提供給解串器(Deser) 110。可將解串器110的輸出提供給物理編碼子層(PCS)電路系統。
[0050]如進一步所示，接收器100可包括眼開(eye-opening)檢測器120,其接收DFE106和⑶R 108的輸出。眼開檢測器120可為用于片上信號質量監控的電路模塊,例如,可購自加州圣何塞Altera公司的EyeQ電路模塊。眼開檢測器120可向RX EQ適配引擎130提供數據，例如指示眼開尺度的信號。
[0051]在圖1描繪的例示性實施中，RX EQ適配引擎130包括CTLE適配子引擎132、VGA適配子引擎134、DFE適配子引擎136和閾值適配子引擎138。在本文中，子引擎還稱為“回路”，因為其是使用根據本發明實施例的程序性回路來實施的。
[0052]根據本發明實施例，適配回路(132、134、136和138)可彼此交互，從而使RX EQ適配引擎130可發現接收器100的最佳的均衡設定。在例示性實施中，本文描述了回路之間的各種交互。
[0053]圖2為根據本發明實施例的適配接收器均衡器(RX EQ)的例示性方法200的流程圖。根據步驟202，可將閾值電壓Vth設定成初始值，并且可以開始RX EQ適配。具體地，可開始VGA/CTLE-DC適配(回路132)，并且可使用初始Vth開始CTLE-AC適配(回路134和136)。
[0054]根據步驟204，一旦確定完成VGA/CTLE-DC適配，則根據步驟206，可凍結VGA/CTLE-DC設定，并且可將時間間隔tvga設定成零。同樣，在步驟206中，可將對DFE和CTLE適配回路(134和136)的參考從固定的初始Vth切換成適配的Vth，并且可通過Vth適配回路138開始Vth的適配。
[0055]根據步驟208，一旦確定Vth適配完成，則根據步驟210，檢驗適配的Vth是否介于閾值下限Vthl和閾值上限Vthh之間。若適配的Vth低于Vthl或高于Vthh，則方法200可返回步驟202，其中可設定不同的初始Vth。
[0056]否則,若適配的Vth介于VthI和Vthh之間，則根據步驟212,可確定時間間隔tvga是否小于閾值Nraadp。若tvga小于Nraadp，則方法200可返回步驟208，并繼續等待，直到自VGA設定被凍結起過去足夠的時間。一旦tvga小于NveAadp,則已經過去足夠的時間，因此方法200返回步驟202以觸發另一 VGA適配。
[0057]圖3描繪了根據本發明實施例的輪系適配引擎130的各個方面。這些方面包括涉及兩個或兩個以上適配回路的例示性交互和觸發。
[0058]如方塊302所指示，適配引擎130可從使用VGA適配回路132的快速VGA適配開始。快速VGA適配可涉及隨著每次步進中更大增益變化的更高帶寬設定。
[0059]此外，如方塊304所指示，在VGA適配回路132凍結VGA設定之后的預定時間，可觸發緩慢VGA適配。緩慢VGA適配可涉及隨著每次步進中更小增益變化的更低帶寬設定。
[0060]根據方塊306，在VGA適配回路132活動時，將固定閾值電壓Vth饋入VGA適配回路132、DFE適配回路136和CTLE適配回路134。然而，如方塊308所指示，當完成VGA適配時則進行切換，從而將來自閾值適配回路138的自適應閾值電壓Vth饋入DFE適配回路136和CTLE適配回路134。因此，閾值適配回路138與DFE適配回路136和CTLE適配回路134兩者交互。
[0061]在CTLE適配回路134的執行過程中，頻率(AC)上升可達到最大限度。如方塊310所指示，此可觸發VGA適配回路132以彌補DC損失。因此，CTLE適配回路134與VGA適配回路132交互。
[0062]此外，在閾值適配回路138的執行過程中，可檢測到閾值電壓Vth在預定