用于CDR的二進制碼相位插值電路的制作方法

本發明涉及一種相位插值電路，尤其是一種用于cdr的二進制碼相位插值電路，屬于集成電路的技術領域。

背景技術：

高速gb/s串行通信系統中，發射端只發送高速數據不發送高速時鐘，接收端接收到帶抖動jitter和不確定延時delay的高速數據，根據本地時鐘和接收到的數據來提取出采樣時鐘信息和正確數據，即時鐘與數據恢復clockanddatarecovery：cdr。

傳統基于相位內插的時鐘與數據恢復電路，由于其結構簡單和可多通道復用的優點而得到廣泛應用,采用雙環反饋系統cdr如圖1所示。該電路包含了外部低速參考時鐘(refclk)1、鑒頻器(fd)3、模擬濾波器(analogfilter)6、壓控震蕩器(vco)8、分頻器(divider)5、外部高速數據(data)2、鑒相器(bang-bangpd)4、數字濾波器(digitalfilter)7、以及相位內插器(pi)9。壓控振蕩器8輸出時鐘被分頻器5分頻后送到鑒頻器3，鑒頻器3將外部輸入低頻參考時鐘1和分頻后時鐘進行頻率比較，鑒頻器3的輸出經過模擬濾波器6濾波處理之后控制壓控震蕩器8的工作，鎖頻環可以做到很寬，來有效抑制內部壓控震蕩器8的噪聲。當達到頻率鎖定后，壓控振蕩器8送出多相時鐘給相位內插器9并由相位內插器9產生采樣鐘，輸入數據跳變沿和采樣鐘之間的相位差經鑒相器4比較產生誤差信號經過數字濾波器7后控制時鐘相位內插模器9，使得采樣時鐘逐漸逼近數據最佳的采樣點，鎖相環可以做到比較窄，有效濾出外部噪聲。相位內插模器9的線性度和精度決定了cdr的性能進而決定高速電路通信質量。

對于目前通用的二進制碼相位內插電路中，n位二進制碼需要n個開關和n個電流源，電路結構簡單，但是開關動態行為可能引起競爭冒險(開關時間的失配)和總電流信號會疊加電流毛刺(電容耦合)，毛刺的幅度取決于輸入控制碼引起的開關切換數目。

對于目前常用的基于溫度計碼相位內插電路，n位二進制碼對應2ⁿ-1位溫度計碼，每個溫度計碼通過一個開關控制一個單位電流，即2ⁿ-1個開關和2ⁿ-1個電流源，以基于31位溫度計碼控制電流源的相位內插電路為例，溫度計碼控制碼切換時只有一支電流源變化，因此毛刺最小，但是電路復雜度大，有5到31位譯碼電路，31根控制線使得電路和版圖設計復雜化,尤其版圖匹配設計更復雜。

技術實現要素：

本發明的目的是克服現有技術中存在的不足，提供一種用于cdr的二進制碼相位插值電路，其能有效解決內插權重電流由于開關時序失配引起的競爭冒險和開關電流毛刺，能降低電路的復雜度，適應范圍廣，安全可靠。

按照本發明提供的技術方案，所述包括譯碼電路，所述譯碼電路的輸出端與相位選擇電路以及相位加權電路連接，相位選擇電路的輸出端與相位加權電路連接；

譯碼電路接收相位控制總線信號，并根據相位控制總線信號同步輸出所需的相位選擇信號以及相位加權信號，相位選擇電路根據譯碼電路輸出的相位選擇信號選擇輸出所需的差分時鐘，相位加權電路根據譯碼電路輸出的相位加權信號以及相位選擇電路輸出的差分時鐘輸出所需相位的時鐘。

所述譯碼電路接收相位控制信號為q[7:0]時，所述譯碼電路包括第一d觸發器、第二d觸發器、第三d觸發器、第四d觸發器、第五d觸發器、第六d觸發器、第七d觸發器、第八d觸發器以及第九d觸發器；

第一d觸發器的d端接收相位控制信號q7，第一d觸發器的q端輸出相位選擇信號p7；第二d觸發器的d端接收相位控制信號q6，第二d觸發器的q端輸出相位選擇信號p6；第三d觸發器的d端與第一異或門的輸出端連接，第一異或門接收相位控制信號q6和相位控制信號q5，第三d觸發器的q端輸出相位選擇信號p5xorp6；第四d觸發器的d端與第二異或門的輸出端連接，第二異或門的一輸入端接收相位控制信號q7，第二異或門的另一輸入端連接與門的輸出端，與門的輸入端接收相位控制信號q6和相位控制信號q5，第四d觸發器的q端輸出相位選擇信號(p5&p6)xorp7；

第五d觸發器的d端與第三異或門的輸出端連接，第三異或門的輸入端分別接收相位控制信號q4和相位控制信號q5，第五d觸發器的q端輸出相位加權信號p4xorp5，第五d觸發器的/q端輸出相位加權信號p4xnorp5；

第六d觸發器的d端與第四異或門的輸出端連接，第四異或門的輸入端分別接收相位控制信號q3和相位控制信號q5，第六d觸發器的q端輸出相位加權信號p3xorp5，第六d觸發器的/q端輸出相位加權信號p3xnorp5；

第七d觸發器的d端與第五異或門的輸出端連接，第五異或門的輸入端分別接收相位控制信號q2和相位控制信號q5，第七d觸發器的q端輸出相位加權信號p2xorp5，第七d觸發器的/q端輸出相位加權信號p2xnorp5；

第八d觸發器的d端與第六異或門的輸出端連接，第六異或門的輸入端分別接收相位控制信號q1和相位控制信號q5，第八d觸發器的q端輸出相位加權信號p1xorp5，第八d觸發器的/q端輸出相位加權信號p1xnorp5；

第九d觸發器的d端與第七異或門的輸出端連接，第七異或門的輸入端分別接收相位控制信號q0和相位控制信號q5，第九d觸發器的q端輸出相位加權信號p0xorp5，第九d觸發器的/q端輸出相位加權信號p0xnorp5。

所述相位選擇電路包括第一相位選擇器、第二相位選擇器、第三相位選擇器以及第四相位選擇器；

第一相位選擇器同時接收輸入時鐘±sin(ωt+45)、±sin(ωt+135)，且第一相位選擇器接收第二d觸發器輸出的相位選擇信號p6，第一相位選擇器的輸出端與第二相位選擇器連接，第二相位選擇器接收第一d觸發器輸出的相位選擇信號p7，且第二相位選擇器輸出差分時鐘±sin(ωt+φ)；

第三相位選擇器同時接收輸入時鐘±sin(ωt)、±sin(ωt+90)，且第三相位選擇器接收第三d觸發器輸出的限位選擇信號p5xorp6，第三相位選擇器的輸出端與第四相位選擇器連接，第四相位選擇器接收第四d觸發器輸出的相位選擇信號(p5&p6)xorp7，第四相位選擇器輸出差分時鐘±sin(ωt+ψ)。

所述相位加權電路包括mos管m1以及mos管m2，mos管m1的源極端、mos管m2的源極端與電源vcc連接，mos管m1的漏極端分別與mos管m1的柵極端、mos管m3的漏極端、mos管m5的漏極端連接，mos管m2的漏極端分別與mos管m2的柵極端、mos管m4的漏極端以及mos管m6的漏極端連接；mos管m1的漏極端輸出時鐘信號-sin(ωt+θ)，mos管m2的漏極端輸出時鐘信號+sin(ωt+θ)；mos管m3的柵極端接收時鐘信號+sin(ωt+φ)，mos管m4的的柵極端接收時鐘信號-sin(ωt+φ)，mos管m5的柵極端接收時鐘信號+sin(ωt+ψ)，mos管m6的柵極端接收時鐘信號-sin(ωt+ψ)；

mos管m3的源極端、mos管m4的源極端分別與mos管m7的漏極端、mos管m9的漏極端、mos管m11的漏極端、mos管m13的漏極端、mos管m15的漏極端連接，mos管m5的源極端、mos管m6的源極端分別與mos管m8的漏極端、mos管m10的漏極端、mos管m12的漏極端、mos管m14的漏極端以及mos管m16的漏極端連接；

mos管m7的源極端、mos管m8的源極端均通過電流源i1接地，mos管m9的源極端、mos管m10的源極端均通過電流源i2接地，mos管m11的源極端、mos管m12的源極端均通過電流源i3接地，mos管m13的源極端、mos管m14的源極端均通過電流源i4接地，mos管m15的源極端以及mos管m16的源極端均通過電流源i5接地；

mos管m7的柵極端接收第五d觸發器輸出的相位加權信號p4xorp5，mos管m8的柵極端接收第五d觸發器輸出的相位加權信號p4xnorp5；mos管m9的柵電極接收第六d觸發器輸出的相位加權信號p3xorp5，mos管m10的柵極端接收第六d觸發器輸出的相位加權信號p3xnorp5，mos管m11的柵極端接收第七d觸發器輸出的相位加權信號p2xorp5，mos管m12的柵極端接收第七d觸發器輸出的相位加權信號p2xnorp5；mos管m13的柵極端接收第八d觸發器輸出的相位加權信號p1xorp5，mos管m14的柵極端接收第八d觸發器輸出的相位加權信號p1xnorp5；mos管m15的柵極端接收第九d觸發器輸出的相位加權信號p0xorp5，mos管m16的柵極端接收第九d觸發器輸出的相位加權信號p0xnorp5。

所述電流源i1的大小為16*ibias，電流源i2的大小為8*ibias，電流源i3的大小為4*ibias，電流源i4的大小為2*ibias，電流源i5的大小為ibias。

本發明的優點：譯碼電路接收相位控制總線信號，并根據相位控制信號同步輸出相位選擇信號以及相位加權信號，根據相位選擇信號以及相位加權信號能進行所需的電流加權，能使得總的加權電流isum在從最小逐漸增加到最大后又逐步減小到最小值，沒有大量開關瞬時開關動作，能有效解決內插權重電流由于開關時序失配引起的競爭冒險和開關電流毛刺，能降低電路的復雜度，適應范圍廣，安全可靠。

附圖說明

圖1為現有cdr的結構框圖。

圖2為本發明的結構框圖。

圖3為本發明的譯碼電路原理圖。

圖4為本發明相位選擇電路的原理圖。

圖5為本發明相位加權電路的原理圖。

附圖標記說明：1-外部低速參考時鐘、2-外部高速數據、3-鑒頻器、4-鑒相器、5-分頻器、6-模擬濾波器、7-數字濾波器、8-壓控振蕩器、9-相位內插器、10-譯碼電路、11-相位選擇電路、12-相位加權電路、13-第一d觸發器、14-第二d觸發器、15-第一異或門、16-第三d觸發器、17-與門、18-第二異或門、19-第四d觸發器、20-第三異或門、21-第五d觸發器、22-第四異或門、23-第六d觸發器、24-第五異或門、25-第七d觸發器、26-第六異或門、27-第八d觸發器、28-第七異或門、29-第九d觸發器、30-第一相位選擇器、31-第二相位選擇器、32-第三相位選擇器以及33-第四相位選擇器。

具體實施方式

下面結合具體附圖和實施例對本發明作進一步說明。

如圖2所示：為了能有效解決內插權重電流由于開關時序失配引起的競爭冒險和開關電流毛刺，能降低電路的復雜度，本發明包括譯碼電路10，所述譯碼電路10的輸出端與相位選擇電路11以及相位加權電路12連接，相位選擇電路11的輸出端與相位加權電路12連接；

譯碼電路10接收相位控制信號，并根據相位控制信號同步輸出所需的相位選擇信號以及相位加權信號，相位選擇電路11根據譯碼電路10輸出的相位選擇信號選擇輸出所需的差分時鐘，相位加權電路12根據譯碼電路10輸出的相位加權信號以及相位選擇電路11輸出的差分時鐘輸出所需相位的時鐘。

具體地，所述構成二進制碼相位插值電路的譯碼電路10、相位選擇電路11以及相位加權電路12即為圖1中的相位內插器9，譯碼電路10與數字濾波器7連接，相位選擇電路11與壓控振蕩器8連接，通過相位加權電路12與鑒相器4連接。其中，數字濾波器7產生相位控制信號，并加載到譯碼電路10內，由譯碼電路10產生相應的相位選擇信號以及相位加權信號，相位選擇電路11接收壓控振蕩器8傳輸的輸入時鐘，并在相位選擇信號作用下產生差分時鐘。由于譯碼電路10同步輸出相位選擇信號以及相位加權信號，因此，能有效去除譯碼運算導致的各個控制分支電流源開啟/關閉的延時差異，從而降低由于時序失配引起的競爭冒險和電流毛刺。

如圖3所示，譯碼電路10接收相位控制信號為q[7:0]時，所述譯碼電路10包括第一d觸發器13、第二d觸發器14、第三d觸發器16、第四d觸發器19、第五d觸發器21、第六d觸發器23、第七d觸發器25、第八d觸發器27以及第九d觸發器29；

第一d觸發器13的d端接收相位控制信號q7，第一d觸發器13的q端輸出相位選擇信號p7；第二d觸發器14的d端接收相位控制信號q6，第二d觸發器14的q端輸出相位選擇信號p6；第三d觸發器16的d端與第一異或門15的輸出端連接，第一異或門15接收相位控制信號q6和相位控制信號q5，第三d觸發器16的q端輸出相位選擇信號p5xorp6；第四d觸發器19的d端與第二異或門18的輸出端連接，第二異或門18的一輸入端接收相位控制信號q7，第二異或門18的另一輸入端連接與門17的輸出端，與門17的輸入端接收相位控制信號q6和相位控制信號q5，第四d觸發器19的q端輸出相位選擇信號(p5&p6)xorp7；

第五d觸發器21的d端與第三異或門20的輸出端連接，第三異或門20的輸入端分別接收相位控制信號q4和相位控制信號q5，第五d觸發器21的q端輸出相位加權信號p4xorp5，第五d觸發器21的/q端輸出相位加權信號p4xnorp5；

第六d觸發器23的d端與第四異或門22的輸出端連接，第四異或門22的輸入端分別接收相位控制信號q3和限位控制信號q5，第六d觸發器23的q端輸出相位加權信號p3xorp5，第六d觸發器23的/q端輸出相位加權信號p3xnorp5；

第七d觸發器25的d端與第五異或門24的輸出端連接，第五異或門24的輸入端分別接收相位控制信號q2和相位控制信號q5，第七d觸發器25的q端輸出相位加權信號p2xorp5，第七d觸發器25的/q端輸出相位加權信號p2xnorp5；

第八d觸發器27的d端與第六異或門26的輸出端連接，第六異或門26的輸入端分別接收相位控制信號q1和相位控制信號q5，第八d觸發器27的q端輸出相位加權信號p1xorp5，第八d觸發器27的/q端輸出相位加權信號p1xnorp5；

第九d觸發器29的d端與第七異或門28的輸出端連接，第七異或門28的輸入端分別接收相位控制信號q0和相位控制信號q5，第九d觸發器29的q端輸出相位加權信號p0xorp5，第八d觸發器27的/q端輸出相位加權信號p0xnorp5。

本發明實施例中，相位控制信號q[7:0]由數字濾波器7產生，相位控制信號q[7:0]能保證線性度的情況下，避免電路的過于復雜，相位控制信號整體用q[7:0]，分開用q7～q0表示。數字濾波器7產生相位控制信號q[7:0]的具體過程為本技術領域人員所熟知，此處不再贅述。

第一d觸發器13、第二d觸發器14、第三d觸發器16、第四d觸發器19、第五d觸發器21、第六d觸發器23、第七d觸發器25、第八d觸發器27以及第九d觸發器29相對應的時鐘端采用相同的時鐘，從而通過時鐘同步，能同步輸出對應的相位選擇信號以及相位加權信號。

此外，對于第五d觸發器21、第六d觸發器23、第七d觸發器25、第八d觸發器27以及第九d觸發器29，每個觸發器同時產生兩個互補或者說相反相位加權信號，來控制相應mos管的輪流導通。

如圖4所示，所述相位選擇電路11包括第一相位選擇器30、第二相位選擇器31、第三相位選擇器32以及第四相位選擇器33；

第一相位選擇器30同時接收輸入時鐘±sin(ωt+45)、±sin(ωt+135)，且第一相位選擇器30接收第二d觸發器14輸出的相位選擇信號p6，第一相位選擇器30的輸出端與第二相位選擇器31連接，第二相位選擇器31接收第一d觸發器13輸出的相位選擇信號p7，且第二相位選擇器31輸出差分時鐘±sin(ωt+φ)；

第三相位選擇器32同時接收輸入時鐘±sin(ωt)、±sin(ωt+90)，且第三相位選擇器32接收第三d觸發器16輸出的限位選擇信號p5xorp6，第三相位選擇器32的輸出端與第四相位選擇器33連接，第四相位選擇器33接收第四d觸發器19輸出的相位選擇信號(p5&p6)xorp7，第四相位選擇器33輸出差分時鐘±sin(ωt+ψ)。

本發明實施例中，輸入時鐘±sin(ωt)、±sin(ωt+45)、±sin(ωt+90)、±sin(ωt+135)由壓控振蕩器8產生，第一相位選擇器30、第二相位選擇器31、第三相位選擇器32以及第四相位選擇器33采用相同的結構，輸入時鐘+sin(ωt+45)、輸入時鐘-sin(ωt+45)加載于第一相位選擇器30的第0組輸入端，輸入時鐘+sin(ωt+135)、輸入時鐘-sin(ωt+135)加載于第一相位選擇器30的第1組輸入端。當相位選擇信號p6為高電平時，第一相位選擇器30選擇并輸出第1組輸入端的輸入時鐘，當相位選擇信號p6為低電平時，第一相位選擇器30選擇并輸出第0組輸入端的輸入時鐘。第一相位選擇器30的同相選擇輸出端分別與第二相位選擇器31兩組選擇端的同相端、反相端連接，第一相位選擇器30的反相選擇輸出端分別與第二相位選擇器31兩組選擇端的反相端、同相端連接。相位選擇器32與第四相位選擇器33間的連接配合，具體可以參考第一相位選擇器30與第二相位選擇器31間的連接說明，具體為本技術領域人員所述熟知，此處不再贅述。

ψ、φ為選擇相位，具體地：相位選擇信號p6為1，第一相位選擇器30輸出時鐘±sin(ωt+135)，當相位選擇信號p6為0，第一相位選擇器30輸出時鐘±sin(ωt+45)，當相位選擇信號p7為0，相位選擇信號p6為0時：+sin(ωt+ф)＝-sin(ωt+45)即ф＝-45，當相位選擇信號p7為0，相位選擇信號p6為1時：+sin(ωt+ф)＝-sin(ωt+135)即ф＝-135當相位選擇信號p7為1，相位選擇信號p6為0時：+sin(ωt+ф)＝-sin(ωt+45，)即ф＝45，當相位選擇信號p7為1，相位選擇信號p6為1：+sin(ωt+ф)＝sin(ωt+135)，即ф＝135；其余的選擇過程可以參考上述說明，此處不再贅述。

如圖5所示，所述相位加權電路12包括mos管m1以及mos管m2，mos管m1的源極端、mos管m2的源極端與電源vcc連接，mos管m1的漏極端分別與mos管m1的柵極端、mos管m3的漏極端、mos管m5的漏極端連接，mos管m2的漏極端分別與mos管m2的柵極端、mos管m4的漏極端以及mos管m6的漏極端連接；mos管m1的漏極端輸出時鐘信號-sin(ωt+θ)，mos管m2的漏極端輸出時鐘信號+sin(ωt+θ)；mos管m3的柵極端接收時鐘信號+sin(ωt+φ)，mos管m4的的柵極端接收時鐘信號-sin(ωt+φ)，mos管m5的柵極端接收時鐘信號+sin(ωt+ψ)，mos管m6的柵極端接收時鐘信號-sin(ωt+ψ)；

mos管m3的源極端、mos管m4的源極端分別與mos管m7的漏極端、mos管m9的漏極端、mos管m11的漏極端、mos管m13的漏極端、mos管m15的漏極端連接，mos管m5的源極端、mos管m6的源極端分別與mos管m8的漏極端、mos管m10的漏極端、mos管m12的漏極端、mos管m14的漏極端以及mos管m16的漏極端連接；

mos管m7的源極端、mos管m8的源極端均通過電流源i1接地，mos管m9的源極端、mos管m10的源極端均通過電流源i2接地，mos管m11的源極端、mos管m12的源極端均通過電流源i3接地，mos管m13的源極端、mos管m14的源極端均通過電流源i4接地，mos管m15的源極端以及mos管m16的源極端均通過電流源i5接地；

mos管m7的柵極端接收第五d觸發器21輸出的相位加權信號p4xorp5，mos管m8的柵極端接收第五d觸發器21輸出的相位加權信號p4xnorp5；mos管m9的柵電極接收第六d觸發器23輸出的相位加權信號p3xorp5，mos管m10的柵極端接收第六d觸發器23輸出的相位加權信號p3xnorp5，mos管m11的柵極端接收第七d觸發器25輸出的相位加權信號p2xorp5，mos管m12的柵極端接收第七d觸發器25輸出的相位加權信號p2xnorp5；mos管m13的柵極端接收第八d觸發器27輸出的相位加權信號p1xorp5，mos管m14的柵極端接收第八d觸發器27輸出的相位加權信號p1xnorp5；mos管m15的柵極端接收第九d觸發器29輸出的相位加權信號p0xorp5，mos管m16的柵極端接收第九d觸發器29輸出的相位加權信號p0xnorp5。

本發明實施例中，mos管m1以及mos管m2為pmos管，mos管m3～m16采用nmos管，所述電流源i1為16*ibias，電流源i2為8*ibias，電流源i3為4*ibias，電流源i4為2*ibias，電流源i5為ibias，ibias為單位偏置電流，電流源i1～電流源i5作為權重電流。在具體使用時，利用mos管m1的漏極端、mos管m2的漏極端與鑒相器4連接。

本發明實施例中，相位加權信號p4xorp5、相位加權信號p3xorp5、相位加權信號p2xorp5、相位加權信號p1xorp5、相位加權信號p0xorp5分別控制權重電流[16：8：4：2：1]*ibias，各個分支電流匯總為權重電流isum，isum可用公式(1)表示，與isum對應的差分電流為31*ibias-isum。

當相位加權信號p4xorp5為邏輯1，p4xnorp5為邏輯0，mos管m7導通，mos管m8關斷，代表電流源i1加入權重電流isum，當相位加權信號p4xorp5為邏輯0時，代表電流源i1不加入權重電流isum，而是流向31*ibias-isum。下述的說明類推，具體地為：

當相位加權信號p3xorp5為邏輯1時，代表電流源i2加入權重電流isum；當相位加權信號p3xorp5為邏輯0時，代表電流源i2不加入權重電流isum。

當相位加權信號p2xorp5為邏輯1時，代表電流源i3加入權重電流isum，當相位加權信號p2xorp5為邏輯0時，代表電流源i3不加入權重電流isum。

當相位加權信號p1xorp5為邏輯1時，代表電流源i4加入權重電流isum，當相位加權信號p1xorp5為邏輯0時，代表電流源i4不加入權重電流isum。

當相位加權信號p0xorp5為邏輯1時，代表電流源i5加入權重電流isum；當相位加權信號p0xorp5為邏輯0時，代表電流源i5不加入權重電流isum。

權重電流isum控制ф在θ中的比重，權重電流31*ibias-isum控制ψ在θ中的比重，輸出相位θ可以用公式(2)近似表示。

總的加權電流isum為：

isum＝{p[4∶0]xorp5}*ibias(1)

輸出相位θ可表示為

本發明譯碼電路10接收相位控制信號，并根據相位控制信號同步輸出相位選擇信號以及相位加權信號，根據相位選擇信號以及相位加權信號能進行所需的電流加權，能使得總的加權電流isum在從最小逐漸增加到最大后又逐步減小到最小值，沒有大量開關瞬時開關動作，能有效解決內插權重電流由于開關時序失配引起的競爭冒險和開關電流毛刺，能降低電路的復雜度，適應范圍廣，安全可靠。