一種基于單片F(xiàn)PGA的小型非制冷紅外機(jī)芯的制作方法

本發(fā)明涉及紅外成像領(lǐng)域、具體涉及為一種小型化非制冷機(jī)芯。
背景技術(shù)：
：非制冷紅外機(jī)芯在軍民領(lǐng)域都有著廣闊的應(yīng)用前景，但由于長(zhǎng)期受西方國(guó)家封鎖我國(guó)在此領(lǐng)域與國(guó)際先進(jìn)水平還存在較大差距。國(guó)內(nèi)許多單位在非制冷機(jī)芯開(kāi)發(fā)的時(shí)候往往采用基于FPGA+DSP的處理架構(gòu)。這種機(jī)芯由于采用了雙處理系統(tǒng)的架構(gòu)存在體積和功耗過(guò)大的問(wèn)題，同時(shí)由于DSP采用多幀緩存處理的方式，這無(wú)疑會(huì)導(dǎo)致系統(tǒng)延時(shí)過(guò)長(zhǎng)實(shí)時(shí)性較差，DSP系統(tǒng)還存在算法可移植性差等問(wèn)題。傳統(tǒng)的DSP+FPGA設(shè)計(jì)往往常用SRAM或者是SDRAM，SRAM的讀寫速度最高為100MHZ而SDRAM最高位167MHZ，較低的運(yùn)行速度直接導(dǎo)致了紅外系統(tǒng)需要采用4片或更多存儲(chǔ)器芯片，增加了系統(tǒng)體積和功耗。這些弊端決定了該處理架構(gòu)不適用于一些特別的定制領(lǐng)域如手持便攜設(shè)備、高速圖像采集設(shè)備等。技術(shù)實(shí)現(xiàn)要素：本發(fā)明圖像處理部分采用硬件邏輯語(yǔ)言設(shè)計(jì)，同時(shí)系統(tǒng)采用FPGA內(nèi)部集成的NIOSII軟核作為中央控制器，提出了一種基于控制寄存器組的軟硬交互的控制方式，將眾多功能控制集成于一組寄存器，通過(guò)編址實(shí)現(xiàn)控制，具有較高的集成度和可控性。本發(fā)明采用DDR3的設(shè)計(jì)，DDR3有較高的運(yùn)行速度可達(dá)1600MHZ，而紅外圖像處理的像素時(shí)鐘頻率較低為6MHZ，通過(guò)采用DDR3仲裁模塊設(shè)計(jì)可以協(xié)調(diào)各個(gè)圖像處理算法的讀寫需求，只需要一片就能滿足系統(tǒng)運(yùn)行，有效地減小了系統(tǒng)體積和功耗。本發(fā)明的技術(shù)方案如下：一種基于單片F(xiàn)PGA的小型非制冷紅外機(jī)芯，其特征在于包括探測(cè)器模塊（01）、驅(qū)動(dòng)模塊（02）、FPGA控制模塊（03）和電源模塊（04），紅外信號(hào)及輻射信號(hào)與所述的探測(cè)器模塊（01）連接，同時(shí)所述的探測(cè)器模塊（01）另外一端與所述的驅(qū)動(dòng)模塊（02）相連接；所述的驅(qū)動(dòng)模塊（02）分別與所述的探測(cè)器模塊（01）及FPGA控制模塊（03）相連接，同時(shí)與所述的電源模塊（04）連接；所述的FPGA控制模塊（03）分別與所述的驅(qū)動(dòng)模塊（02）及所述的電源模塊（04）相連接；所述的電源模塊（04）分別與所述的FPGA控制模塊（03）及所述的驅(qū)動(dòng)模塊（02）相連接。進(jìn)一步的，所述的驅(qū)動(dòng)模塊（02）包括一探測(cè)器配置及校正數(shù)據(jù)器（021），進(jìn)一步的，所述FPGA控制模塊（03）包括NIOS中央控制器（032）、控制寄存器組（033）和FPGA功能模塊組（031）。所述NIOS中央控制器（032）與所述FPGA功能模塊組（031）之間通過(guò)總線與所述控制寄存器組（033）相連。所述FPGA功能模塊組（031）上包探測(cè)器驅(qū)動(dòng)時(shí)序生成器（0311）、DDR3控制器（0312）、FLASH控制器（0313）、紅外圖像處理器（0314）。進(jìn)一步的，所述FPGA功能模塊組（031）采用硬件邏輯語(yǔ)言。進(jìn)一步的，所述控制寄存器組（033）被設(shè)定為一獨(dú)立外設(shè)IP核。進(jìn)一步的，所述的DDR3控制器（0312）包括兩片DDR3，作為NIOSⅡ中央控制器運(yùn)行外部存儲(chǔ)器的第一DDR3片，包括DDR3仲裁控制器、用來(lái)存儲(chǔ)圖像及校正數(shù)據(jù)的第二DDR3片。進(jìn)一步的，所述DDR3仲裁控制器采用異步時(shí)鐘緩沖技術(shù)。本發(fā)明以單片F(xiàn)PGA為核心的電路設(shè)計(jì)，在功耗體積上以及實(shí)時(shí)性上相對(duì)傳統(tǒng)紅外機(jī)芯有較大優(yōu)勢(shì)，該系統(tǒng)充分利用FPGA在設(shè)計(jì)方面的靈活優(yōu)勢(shì)，基于大規(guī)模FPGA的片上可編程技，在FPGA芯片上實(shí)現(xiàn)嵌入式系統(tǒng)的C語(yǔ)言編程和邏輯程序編程。同時(shí)NIOSII中央控制器將驅(qū)動(dòng)程序、圖像處理算法以及應(yīng)用程序與硬件接口有效結(jié)合。方便整個(gè)系統(tǒng)的裁剪、定制、升級(jí)和小型化。附圖說(shuō)明附圖用來(lái)提供對(duì)本發(fā)明的進(jìn)一步理解，并且構(gòu)成說(shuō)明書的一部分，與本發(fā)明的實(shí)施例一起用于解釋本發(fā)明，并不構(gòu)成對(duì)本發(fā)明的限制。在附圖中：圖1基于單片F(xiàn)PGA的小型非制冷紅外機(jī)芯總體結(jié)構(gòu)；圖2FPGA控制模塊結(jié)構(gòu)；圖3探測(cè)器時(shí)序驅(qū)動(dòng)模塊設(shè)計(jì)；圖4DDR3控制器仲裁模塊控制流程圖；圖5控制寄存器組串口IP核端口示意圖；圖6NIOSII中央控制器程序流程圖。具體實(shí)施方式以下結(jié)合附圖對(duì)本發(fā)明的優(yōu)選實(shí)施例進(jìn)行說(shuō)明，應(yīng)當(dāng)理解，此處所描述的優(yōu)選實(shí)施例僅用于說(shuō)明和解釋本發(fā)明，并不用于限定本發(fā)明。如圖1所示，基于單片F(xiàn)PGA的小型非制冷紅外機(jī)芯由探測(cè)器模塊（01）、驅(qū)動(dòng)模塊（02）、FPGA控制模塊（03）和電源模塊（04）四部分組成，其中探測(cè)器模塊（01）采用國(guó)產(chǎn)25μm氧化釩探測(cè)器。紅外信號(hào)及輻射信號(hào)與探測(cè)器模塊（01）連接，同時(shí)探測(cè)器模塊（01）另外一端與驅(qū)動(dòng)模塊（02）相連接；驅(qū)動(dòng)模塊（02）分別與探測(cè)器模塊（01）及FPGA控制模塊（03）相連接，同時(shí)與電源模塊（04）連接；FPGA控制模塊（03）分別與驅(qū)動(dòng)模塊（02）及電源模塊（04）相連接；電源模塊（04）分別與FPGA控制模塊（03）及驅(qū)動(dòng)模塊（02）相連接；FPGA控制模塊（03）包括NIOS中央控制器（032）、控制寄存器組（033）和FPGA功能模塊組（031）。NIOS中央控制器（032）與FPGA功能模塊組（031）之間通過(guò)總線與控制寄存器組（033）相連；FPGA功能模塊組（031）上包探測(cè)器驅(qū)動(dòng)時(shí)序生成器（0311）、DDR3控制器（0312）、FLASH控制器（0313）、紅外圖像處理器（0314）。FPGA控制模塊（03）上的FLASH存儲(chǔ)器（0313）用來(lái)存儲(chǔ)一些非均勻性參數(shù)以及其它需要掉電存儲(chǔ)的信息供開(kāi)機(jī)后調(diào)用，硬件上FPGA芯片選用Cyclone5系列的5CEFA7F31C7NES，DDR3選用MT41J18M16JT-125，F(xiàn)LASH芯片選用M25P64。整個(gè)系統(tǒng)中FPGA首先對(duì)探測(cè)器發(fā)送工作時(shí)鐘、積分時(shí)間、TEC參數(shù)、OCC參數(shù)等配置及校正信號(hào)，為探測(cè)器正常工作提供正確的時(shí)序，在保證探測(cè)器能正常工作的情況下對(duì)探測(cè)器送來(lái)的14bit量化圖像信號(hào)進(jìn)行紅外圖像算法處理，這些處理包括單點(diǎn)校正算法、兩點(diǎn)校正算法、盲元補(bǔ)償、直方圖均衡圖像增強(qiáng)、非均勻性校正等。在完成各項(xiàng)時(shí)序控制和實(shí)時(shí)圖像處理后，紅外視頻信號(hào)將在PAL制模擬監(jiān)視器上顯示。如圖2所示，F(xiàn)PGA控制模塊（03）包括NIOS中央控制器（032）、控制寄存器組（033）和FPGA功能模塊組（031）。所述NIOS中央控制器（032）與所述FPGA功能模塊組（031）之間通過(guò)總線與所述控制寄存器組（033）相連。NIOSII中央控制器（032）為整個(gè)系統(tǒng)的控制核心部分主管機(jī)芯系統(tǒng)的流程控制。FPGA功能模塊組采用硬件邏輯語(yǔ)言（VHDL），滿足高實(shí)時(shí)性的設(shè)計(jì)要求?？刂萍拇嫫鹘M（033）被設(shè)定為一獨(dú)立外設(shè)IP核，用來(lái)存儲(chǔ)各個(gè)邏輯模塊的數(shù)據(jù)和控制指令。NIOSII中央控制器（032）與FPGA功能模塊組之間通過(guò)Avalon總線與控制寄存器組相連進(jìn)行數(shù)據(jù)傳遞和指令下達(dá)。如圖3所示，探測(cè)器模塊（01）由FPGA控制模塊（03）的探測(cè)器驅(qū)動(dòng)時(shí)序控制及采集器（0311）提供正確的時(shí)序，時(shí)序信號(hào)包括輸入時(shí)鐘(SCL)、幀使能信號(hào)(FS)、上電復(fù)位信號(hào)(Res_N)、配置信號(hào)(SDL、SDH)。像素時(shí)鐘6MHZ，探測(cè)器時(shí)鐘頻率（SCL）為像素時(shí)鐘頻率的6倍。幀使能信號(hào)(FS)為高電平期間，配置信號(hào)（SDL、SDH）配置圖像的行周期、積分時(shí)間。幀使能信號(hào)(FS)的下降沿表示一幀圖像的開(kāi)始，此時(shí)圖像校正數(shù)據(jù)通過(guò)配置信號(hào)（SDL、SDH）輸入到探測(cè)器，每行輸入一次。上電后驅(qū)動(dòng)模塊（02）首先從FPGA控制模塊（03）中獲得探測(cè)器模塊（01）配置參數(shù)，然后實(shí)時(shí)對(duì)探測(cè)器模塊進(jìn)行配置。上電后FPGA模塊中的NIOSII控制器從Flash存儲(chǔ)器中獲取配置參數(shù)后將數(shù)據(jù)傳送至驅(qū)動(dòng)模塊中的“探測(cè)器控制及矯正數(shù)據(jù)器”（021）進(jìn)行探測(cè)器配制和圖像數(shù)據(jù)矯正，并將矯正后的圖像數(shù)據(jù)傳回至FPGA控制模塊的“探測(cè)器驅(qū)動(dòng)時(shí)序控制及采集器”（0311）部件，這里主要指的是圖像采集功能，進(jìn)一步處理主要指的是圖像數(shù)據(jù)交給紅外圖像處理部分，進(jìn)行直方圖拉升、非均勻性校正、圖像增強(qiáng)、視頻制式轉(zhuǎn)換、菜單疊加等圖像處理。驅(qū)動(dòng)模塊（02）的“探測(cè)器配制及校正數(shù)據(jù)器”（021）正常工作前需要為每個(gè)像素點(diǎn)尋找最優(yōu)OCC片上非均勻性校正數(shù)據(jù)（后面簡(jiǎn)稱OCC數(shù)據(jù)），調(diào)整OCC數(shù)據(jù)有兩種實(shí)現(xiàn)方法。一是，本發(fā)明通過(guò)紅外圖像處理器進(jìn)行算法處理，包括基于溫區(qū)的自動(dòng)非均勻性校正算法、直方圖拉伸算法、圖像增強(qiáng)算法、OCC尋優(yōu)算法，盲元補(bǔ)償算法。分析紅外數(shù)據(jù)“videodata”的均勻性，不斷調(diào)整OCC片上非均勻性校正數(shù)據(jù)輸出直至“videodata”達(dá)到設(shè)定的均勻性指標(biāo)。二是，通過(guò)Avalon總線NIOSII中央控制器相連，NIOSII中央控制器讀取實(shí)時(shí)配置的OCC數(shù)據(jù)和所對(duì)應(yīng)的圖像數(shù)據(jù)，通過(guò)串口傳至上位機(jī)，利用上位機(jī)軟件圖像處理軟件，通過(guò)對(duì)采集到的多幀不同溫度下圖像進(jìn)行像素灰度統(tǒng)計(jì)計(jì)算尋找單個(gè)像素的最佳線性工作區(qū)，并根據(jù)相關(guān)公式求出每個(gè)像素點(diǎn)的OCC對(duì)應(yīng)配制值，最后將該配制字加載到探測(cè)器上。如圖4所示，F(xiàn)PGA功能模塊組（031）上的DDR3控制器（0312），共有兩片DDR3，其中一片作為NIOSII運(yùn)行的外部存儲(chǔ)器，另一片則用來(lái)存儲(chǔ)圖像及校正數(shù)據(jù)。DDR3控制器的第二DDR3片,通過(guò)總線與DDR3仲裁模塊連接，協(xié)調(diào)各個(gè)圖像處理算法的讀寫需求。仲裁模塊采用異步時(shí)鐘緩沖技術(shù)，各圖像處理模塊只需要對(duì)仲裁模塊提出訪問(wèn)申請(qǐng)并給出數(shù)據(jù)、地址、時(shí)鐘等信號(hào)就能在周期內(nèi)完成操作而不影響其他模塊的讀寫。DDR3仲裁模塊一端對(duì)外提供6組數(shù)據(jù)、地址與控制總線，供外部模塊的數(shù)據(jù)讀寫要求，另一端通過(guò)中斷請(qǐng)求的方式將6組數(shù)據(jù)總線合并為一組對(duì)外輸出總線并連接NIOSII中央控制器的Avalon總線，對(duì)外傳輸數(shù)據(jù)。仲裁模塊內(nèi)部通過(guò)數(shù)據(jù)緩沖FIFO和時(shí)間片劃分的方式實(shí)現(xiàn)6組數(shù)據(jù)總線的實(shí)時(shí)讀寫操作。如圖5所示，控制寄存器組（033）串口IP核端口，設(shè)計(jì)獨(dú)立的串口IP核，通過(guò)硬件加速解決多串口通訊問(wèn)題。IP核采用Avalon總線架構(gòu)，內(nèi)部開(kāi)設(shè)多組讀寫緩沖寄存器。NIOSII通過(guò)Avalon總線對(duì)這些寄存器進(jìn)行讀寫操作。多組串口IP核，定義不同基地址就可以完成多串口與NIOSII之間的通信。不同于常規(guī)設(shè)計(jì)中的單串口模式，本發(fā)明的非制冷機(jī)芯需要將多個(gè)外部傳感器所獲得的信息實(shí)時(shí)加載至圖像中顯示，這些數(shù)據(jù)往往規(guī)模都較大有的還需要進(jìn)行復(fù)雜校正。傳統(tǒng)的基于時(shí)間片輪換的串口中斷處理機(jī)制已不可避免的導(dǎo)致數(shù)據(jù)丟幀或降級(jí)系統(tǒng)響應(yīng)。如圖6所示，NIOSII中央控制器程序流程，紅外機(jī)芯的NIOSII配置通過(guò)軟件生成，本實(shí)施例中使用的是Qsys軟件，Qsys是ALTERA最新一代的可視化SOPC工具。NIOSII程序通過(guò)不同地址設(shè)定讀取各個(gè)控制器和外部IP核的數(shù)據(jù)，并發(fā)送指令給他們。NIOSII在上電初始化時(shí)負(fù)責(zé)把探測(cè)器參數(shù)從Flash中寫入SDRAM；初始化完成以后NIOSII等待上位機(jī)指令并根據(jù)指令調(diào)用各個(gè)功能邏輯模塊更新圖像及圖像界面中的參數(shù)。實(shí)驗(yàn)結(jié)果顯示該紅外機(jī)芯有著較高的圖像均勻性和成像質(zhì)量，各種功能能夠滿足正常使用要求。該系統(tǒng)成像質(zhì)量較高、系統(tǒng)功耗小于2瓦、系統(tǒng)延時(shí)小于0.5毫秒，系統(tǒng)具有較強(qiáng)的可拓展性。具體結(jié)果見(jiàn)表1表1DM642DSP機(jī)芯與FPGA機(jī)芯性能對(duì)比系統(tǒng)體積/cm3功耗/w實(shí)時(shí)性/msDM642100×100×604.5W~5.5W80msFPGA40×40×501.4W~2W0.5ms當(dāng)前第1頁(yè)1 2 3