一種萬兆同步以太網的時鐘同步方法與流程

本發明涉及一種萬兆同步以太網的時鐘同步方法，主要用于通信領域。

背景技術：

在高帶寬數據傳輸的情況下，千兆以太網已不能滿足要求，需要用到萬兆以太網傳輸。通常，萬兆以太網通過光纖傳輸10Gbps的數據 ，傳輸距離較遠，但成本較高。對于100m內的短距離傳輸，使用超6類網線（CAT6e）傳輸，可以顯著降低成本。由于通過網線傳輸萬兆以太網對信號質量要求較高，而時鐘是影響信號的重要因素。傳統的以太網傳輸是異步傳輸，傳輸鏈路時鐘不同步，信號質量不夠好，容易出現誤碼。

技術實現要素：

本發明的目的在于提供一種萬兆同步以太網的時鐘同步方法，實現萬兆以太網的可靠傳輸。

本發明提供一種萬兆同步以太網的時鐘同步方法，所述萬兆同步以太網中包括上游單元和下游單元，上游單元和下游單元分別包括FPGA、萬兆以太網PHY和PLL頻率合成器，上游單元和下游單元通過網線連接；

PLL頻率合成器內部集成2級PLL，第1級PLL用于時鐘去抖動，第2級PLL用于倍頻；

當PLL頻率合成器無參考時鐘輸入時，進行時鐘輸出保持；萬兆以太網PHY支持同步以太網，從網線中恢復時鐘；萬兆以太網PHY和FPGA支持10G BASE-KR接口。

而且，上游單元的萬兆以太網PHY設為master，下游單元的萬兆以太網PHY設為slave；當上游單元和下游單元通過網線建立連接后，下游單元的萬兆以太網PHY恢復上游單元的時鐘，并以恢復時鐘作為PLL頻率合成器的參考時鐘源，PLL頻率合成器給PHY的參考時鐘輸入腳和FPGA的10G BASE-KR接口做參考時鐘；當上游單元和下游單元連接斷開時，PLL頻率合成器保持時鐘輸出，給PHY的參考時鐘輸入腳和FPGA的10G BASE-KR接口提供參考時鐘。

而且，上游單元中，PLL頻率合成器以25MHz TCXO做參考，將頻率倍頻到156.25MHz輸出二路參考時鐘，一路時鐘給FPGA的10G BASE-KR接口做參考，另一路時鐘給萬兆以太網PHY做參考時鐘；其中，25MHz TCXO時鐘直接送入PLL頻率合成器的第2級PLL做倍頻，第1級PLL不使用；FPGA完成數字信號處理后，與萬兆以太網PHY之間通過10GBASE-KR接口收發數據，萬兆以太網PHY通過10G BASE-T收發網線上的數據，同時將上游單元的PHY設置為master，PHY以其參考時鐘156.25MHz收發網線上的數據。

而且，下游單元中，萬兆以太網PHY設置為slave，通過網線收發數據；萬兆以太網PHY從網線上恢復時鐘，輸出25MHz的SYNCEOUT時鐘；SYNCEOUT時鐘給PLL頻率合成器做參考，經過第1級PLL去抖，再由第2級PLL倍頻，輸出二路156.25MHz時鐘，一路時鐘給萬兆以太網PHY做參考時鐘，一路給FPGA的10G BASE-KR接口做參考時鐘。

本發明的有益效果在于：本發明為一種萬兆同步以太網的時鐘同步方法，通過使用同步以太網，使傳輸鏈路時鐘同步，并引入時鐘去抖功能，改善時鐘質量，從而改善信號質量，使萬兆以太網通過網線傳輸更可靠。應用本發明技術方案能夠實現萬兆以太網的可靠傳輸，適于當前我國基礎網絡建設，具有推廣使用意義，具備重要市場價值。

附圖說明

圖1是本發明實施例通過網線連接的萬兆以太網系統架構圖；

圖2是本發明實施例上游單元的時鐘傳遞方案圖；

圖3是本發明實施例下游單元的時鐘傳遞方案圖。

具體實施方式

為了便于本領域普通技術人員理解和實施本發明，下面結合附圖及具體實施方式對本發明作進一步的詳細描述。

實施例中，上游單元與下游單元通過超6類網線（CAT6e）連接，上游單元與下游單元上均有FPGA（現場可編程門陣列）和萬兆以太網PHY（物理層接口芯片），PLL（鎖相環）頻率合成器。FPGA用于數字信號處理；以太網PHY作為萬兆以太網收發接口，支持同步以太網功能；PLL頻率合成器給FPGA和PHY提供參考時鐘，其內部集成2級PLL，第1級PLL可以完成時鐘去抖，第2級完成時鐘倍頻。FPGA與以太網PHY通過高速串行接口10GBASE-KR（10GBase-KR是板內以太網接口，串行數據速率10.3125Gbps）連接。

如圖2所示，本發明為一種萬兆同步以太網的時鐘同步方法，由上游單元和下游單元組成。上游單元與下游單元上均有FPGA和萬兆以太網PHY，PLL頻率合成器。FPGA與PHY支持10G BASE-KR接口，PHY支持同步以太網功能，PLL頻率合成器內部有2級PLL，第1級具有時鐘去抖動功能，改善輸入時鐘的相噪，第2級PLL用于倍頻，當無輸入時鐘時，輸出時鐘可以保持。上下游的萬兆以太網PHY設置為loop timing（環路時鐘：網線上收發數據的時鐘來自master）模式。

本發明一種萬兆同步以太網的時鐘同步方法的工作原理如下：

上游單元PLL頻率合成器以25MHz TCXO（溫補震蕩器）做參考，將頻率倍頻到156.25MHz輸出二路參考時鐘，一路時鐘給FPGA的10G BASE-KR接口做參考，另一路時鐘給萬兆以太網PHY做參考時鐘。由于TCXO的相噪較好，25MHz TCXO時鐘直接送入PLL頻率合成器的第2級PLL做倍頻，第1級PLL不使用。FPGA完成數字信號處理后，與萬兆PHY之間通過10GBASE-KR接口收發數據，萬兆以太網PHY通過10G BASE-T（10GBASE-T是一種使用銅纜雙絞線連接， 數據層有效帶寬為10Gbit/s）收發網線上的數據，同時將上游單元的PHY設置為master（主），PHY以其參考時鐘156.25MHz收發網線上的數據。

下游單元，萬兆以太網PHY設置為slave（從），通過網線收發數據。PHY支持同步以太網功能，從網線上恢復時鐘，輸出25MHz的SYNCEOUT（同步以太網恢復時鐘）時鐘。SYNCEOUT時鐘給PLL頻率合成器做參考，經過第1級PLL去抖，再由第2級PLL倍頻，輸出二路156.25MHz時鐘，一路時鐘給萬兆以太網PHY做參考時鐘，一路給FPGA的10G BASE-KR接口做參考時鐘。FPGA與萬兆PHY之間通過10GBASE-KR接口收發數據，由于參考時鐘同源，因此收發10GBASE-KR高速串行數據的時鐘同源。上下游之間沒有連接網線時，PLL頻率合成器具有時鐘保持功能，可以輸出穩定的156.25MHz時鐘；當上下游單元之間通過網線建立起連接之后，下游PLL頻率合成器輸出的156.25MHz的時鐘源來自上游的25MHz TCXO。由于萬兆以太網PHY設置為loop timing模式，上下游收發時鐘實現完全同步。

以上各時鐘頻率為舉例使用，具體實施時根據需要可以采用其他頻率。

優選地，PLL頻率合成器的型號為AD9524BCPZ-REEL7，萬兆以太網PHY型號為：BCM84851，FPGA型號：XC7K160T-2FFG676I。具體實施時，本領域技術人員可以選擇具體型號。

以上為本發明較佳的實施方式，但本發明的實施方式并不受上述實施例的限制，其它的任何未違背本發明的精神實質與原理下所作的改變、修飾、替代、組合、簡化均應為等效的置換方式，都包含在本發明的保護范圍之內。