用于SERDES應用的濾除碼間干擾的電路和方法與流程
本發明總的涉及集成電路器件，具體地，涉及用于在集成電路中濾除碼間干擾的電路和方法。
背景技術：
高速串行鏈路通信是許多集成電路和系統的重要功能。然而，實施高速串行鏈路通信也提出了許多挑戰。例如，在具有高損耗的數據傳輸信道中實施的每秒56吉比特(gb/s)的串行器/解串器(serdes)電路需要復雜的均衡來達到期望的誤碼率。在傳統的器件中，所述均衡是通過使用ffe(前饋均衡器)來消除前導(pre-cursor)碼間干擾(isi)并使用判決反饋均衡器(dfe)來消除剩余的后導(post-cursor)isi而完成的。然而，由于集成電路中實施dfe的局限性，實施ffe和dfe均衡的傳統電路只能支持幾個dfe抽頭。因為dfe中有反饋環，所以必須進行循環展開以達到高數據率。再者，隨著dfe抽頭數增加，關鍵路徑長度增加，并且dfe的循環展開的復雜度也指數地增加。為了支持更高的數據率和更具有挑戰性的傳輸信道，實施ffe和dfe的改進的電路是必要的。
因此，用于在集成電路中濾除碼間干擾的改進的電路和方法將是有利的。
技術實現要素：
描述了一種用于在集成電路中濾除碼間干擾的電路。所述電路包括：第一級，其被耦接以接收輸入信號的數字樣本，其中所述第一級基于所述數字樣本生成第一判決輸出；以及第二級，其被耦接以接收所述輸入信號的數字樣本，其中所述第二級包括濾波器，所述濾波器接收第一判決輸出，并且基于所述輸入信號的數字樣本和檢測到的與所述第一判決輸出相關聯的碼間干擾生成第二判決輸出。
另一種用于在集成電路中濾除碼間干擾的電路包括：判決反饋均衡器，其被耦接以接收輸入信號的數字樣本，其中所述判決反饋均衡器基于數字樣本生成第一判決輸出；前饋均衡器，其被耦接以接收第一判決輸出并生成檢測到的與所述第一判決輸出相關聯的碼間干擾；預濾波器，其被耦接以接收輸入信號的延時數字樣本；第一減法器電路，其被耦接到所述預濾波器和所述前饋均衡器的輸出；以及判決塊，其被耦接到減法器電路的輸出端，所述判決塊生成第二判決輸出。
描述了一種用于在集成電路中濾除碼間干擾的方法。所述方法包括在第一級處，接收輸入信號的數字樣本；基于所述數字樣本生成所述第一級的第一判決輸出；在第二級處，接收所述輸入信號的數字樣本；基于所述輸入信號的數字樣本和檢測到的與所述第一判決輸出相關聯的碼間干擾，生成第二判決輸出。
附圖說明
圖1是具有用于濾除碼間干擾的電路的集成電路的框圖；
圖2是具有用于濾除碼間干擾的接收機的傳輸網絡的框圖；
圖3是使能碼間干擾消除的示例性接收機的一部分的框圖；
圖4是使能碼間干擾消除的自適應的接收機的一部分的另一個框圖；
圖5是圖3和4的前饋均衡器的示例性實施例的框圖；
圖6是顯示在集成電路中濾除碼間干擾的一種方法的流程圖；
圖7是顯示在集成電路中濾除碼間干擾的另一種方法的流程圖；
圖8是用于編程具有可編程資源的器件的系統的框圖；
圖9是具有可編程資源的器件的框圖；以及
圖10是圖9的器件的可配置的邏輯元件的框圖。
具體實施方式
以下闡述的電路和方法能夠進行前導和后導isi消除，以改進高速串行數據應用的均衡。更具體地，所述電路和方法通過isi受損信號(impairedsignal)的第一局部均衡，然后通過從來自另一分開的檢測器的經濾波的判決中減去估計的前導和后導isi，從而消除前導和后導isi。濾波模數轉換器(adc)樣本的預濾波器與處理來自低復雜度檢測器的判決的、判決fir(有限脈沖響應)濾波器相組合，以生成前導和后導isi的估計值。通過實施聯合和獨立的預濾波器和判決濾波器自適應(adaptation)，最終得到的均衡的樣本具有減小的噪聲和剩余isi，這使得能夠達到改進的均衡。
所述電路和方法通過在前導和后導isi消除中不帶有反饋環而減小關鍵路徑長度，因為判決是由低復雜度檢測器生成的。所述電路和方法還減小了均衡的樣本中的噪聲，因為判決fir在前導和后導上都起作用，這樣，預濾波器不需要有像在傳統的dfe實現中ffe那么大的高頻提升，在所述傳統dfe實現中只有后導通過判決被消除。而且，所述電路和方法減小了均衡后的樣本中剩余的isi，因為與傳統的dfe相比較，可以支持更長的前導抽頭和后導抽頭。結果，所述電路和方法支持更高數據率的串行鏈路通信，并且與傳統的dfe實施方案相比較，能夠在更有挑戰性的信道中進行數據傳輸。
雖然本公開包括限定被視為新穎的本發明的一個或多個實施例的特征的權利要求，但可以相信，通過結合附圖考慮本說明，將更好地理解所述電路和方法。雖然公開了各種電路和方法，但應當看到，所述電路和方法僅僅是可以以各種不同的形式被體現的、發明性安排的示例。因此，在本說明書內揭示的具體結構和功能細節不應當看作為限制，而僅僅作為權利要求的基礎和作為用于教導本領域技術人員用各種方式利用實際上任何適當詳細描述的結構實施本發明的安排的代表性基礎。再者，這里使用的術語和詞組不旨在限制，而是提供所述電路和方法的可理解的說明。
現在轉到圖1，圖中顯示具有用于濾除碼間干擾的電路的集成電路的框圖。具體地，輸入/輸出端口102被耦接到控制電路104，所述控制電路104控制具有配置存儲器108的可編程資源106。以下參照圖8-10更詳細地描述的配置數據可以由配置控制器110提供到配置存儲器108。所述配置數據使得可配置元件109能夠運行，同樣如參照圖10更詳細地描述。分開的存儲器112(例如可以是非易失性存儲器)可被耦接到控制電路104和可編程資源106。接收機114可以被耦接到控制電路104和存儲器112，并且可以借助于i/o端口116接收集成電路器件外部的信號或發送信號。正如下面更詳細地描述的，接收機114使得能夠濾除集成電路中的碼間干擾，并且可以在圖9的可編程邏輯器件(pld)中被實施。其它i/o端口可被耦接到集成電路器件的電路，例如被耦接到所示的控制電路104的i/o端口118。下面更詳細地闡述的電路和方法可以在單個集成電路芯片內被實施，或可以在實施cml電路的多芯片模塊或某些其它系統中被實施。
現在轉到圖2，圖中顯示了具有用于濾除碼間干擾的接收機的傳輸網絡的框圖。具體地，發射機202被耦接到將數據提供到接收機114的信道204。數據信道可以是任何類型的有線或無線通信信道。所述接收機114包括被耦接到信道204的自動增益控制/連續時間線性均衡器(agc/ctle)電路206，其輸出被耦接到模數(adc)轉換器208。agc/ctle電路保證接收的信號的幅度是適當的，并且該電路均衡發射機和信道的組合特性。adc將被耦接到接收機114的模擬輸入信號轉換成數字樣本，所述數字樣本被耦接到isi消除電路210。agc自適應電路212和ctle自適應電路214能夠基于isi消除電路210的輸出來調節agc/ctle電路206，以正確地接收模擬信號。isi消除電路210將參照圖3和4更詳細地被描述。
現在轉到圖3，圖中顯示使能碼間干擾消除的接收機的一部分的框圖。模數轉換器208被耦接以接收輸入信號，所述輸入信號可以是由agc/ctle電路206例如在輸入304處生成的，并且在輸出306處生成數字樣本。所述輸出端306被耦接到能夠濾除碼間干擾的isi消除電路210的第一級308。正如下面更詳細地描述的，在輸出端306處的數字樣本和第一級308的第一判決輸出被耦接到第二級310。
第一級308包括第一ffe312，其被耦接以在輸入314處接收數字樣本xk。ffe312消除前導isi并生成經濾波的信號yk。ffe例如可以實施有限脈沖響應(fir)濾波器。ffe312的輸出316被耦接到dfe318。dfe318包括第一減法器電路317，其被耦接以在第一輸入320處接收第一ffe312的輸出。來自乘法器323的反饋輸出bk-1被耦接到第二輸入324。在減法器電路的輸出326處的輸出dk被耦接到判決塊328的輸入330，其中第一級判決
第一級的第一判決輸出也被耦接到第二ffe350的輸入352。在第二ffe350的輸出354處生成的經過濾波的數值ik(它代表預濾波器362輸出的前導和后導isi的估計值)被耦接到第二減法器電路358的第一輸入356。第二減法器電路358的第二輸入360也被耦接到預濾波器362的輸出364，其中預濾波器362接收來自延時電路365的adc電路208的延時輸出，并生成經濾波的輸出pk。也就是，在輸出端306處的數字樣本被耦接到延時電路365的輸入366，其中在輸出368處的延時的數字樣本被耦接到預濾波器362的輸入370。正如參照圖4和5更詳細地描述的，在時間k，第i個預濾波器系數f(i)k按照以下公式被更新：
f(i)k＝f(i)k-1–μ·ek·xk-i,(1)
其中μ是控制自適應速度的加權因子，ek是在時間k時的誤差，由下式給出：
其中
sk＝pk-ik，(3)
以及
其中ak’是基于sk的、發送的碼元ak的判決，而h0將所述信號縮放到想要的幅度。數值xk-i是與第i個系數f(i)k-1相乘的數字樣本。預濾波器按照以下公式生成如圖5所示的輸出：
pk＝f0·xk+f(1)xk-1+...+f(n)xk-n(5)
ffe350根據相同的公式運算，其中
在圖3的實施例中，預濾波器362和ffe350在數字域中運行。第一級308實施初始判決反饋均衡。也就是，adc樣本被ffe312的fir濾波器濾波，從而去除大多數前導isi。剩余的后導isi是通過使用乘法器323和延時元件342將延時的反饋判決用標量h1縮放而生成的。通過從ffe312的輸出中減去剩余的后導isi，在減法器317的輸出326處的經均衡的樣本被耦接到判決塊328，從而生成第一判決。
所述第一判決然后由判決ffe350進行濾波，以在預濾波器的輸出處生成剩余的前導和后導isi的估計值。ffe350也可以實施fir濾波器。預濾波器362是第二數字fir，它對信號做局部均衡和噪聲整形(shaping)。在預濾波器之前的延時被提供來使得預濾波器輸出與來自ffe350的經濾波的判決對準。因為在預濾波器和ffe2的均衡路徑中沒有反饋環，所以圖4的均衡技術比起具有反饋環的、傳統判決反饋均衡技術，可以達到更高的數據率。另外，因為均衡技術通過使用第一級判決而用判決來消除前導和后導isi，所以預濾波器比起傳統的判決反饋均衡技術只需要較小的噪聲增強，在傳統技術中，通過使用判決，只有后導isi被消除，以及由于實施方案的復雜性和硅電路速度限制，isi抽頭的數目受到限制。
現在轉到圖4，圖中顯示使能碼間干擾消除的自適應的接收機的一部分的另一個框圖，其中圖4的電路提供預濾波器和ffe350的聯合調整。除了第一級308和第二級310以外，還實施了能夠進行預濾波器調整和ffe調整的自適應級。具體地，乘法器404被耦接以在輸入406處接收第二輸出判決并在輸入408處接收代表信號電平的數值h0，該乘法器404的輸出是發送的碼元的估計值。在輸出410處生成的、乘法器404的輸出被耦接到第三減法器電路412的輸入414，而第二減法器電路358的輸出被耦接到第三減法器電路的輸入416。在輸出端418處生成的、減法器的輸出被耦接到預濾波器自適應電路420的輸入421，而延時元件365的延時的輸出信號被耦接到預濾波器自適應電路420的第二輸入422。經調整的預濾波器系數被提供到預濾波器362，從而以可編程的頻率更新它的系數，這些系數是在預濾波器自適應電路420的輸出424處被生成的，并且被耦接到預濾波器362的輸入426。
預濾波器自適應電路420對于預濾波器的每個抽頭f(0),f(1),…,f(n)，相應地實施公式(1)。因此，在輸出418處預濾波器自適應誤差ek是通過從判決塊374的分割器輸入中減去縮放的判決而生成的，如由公式(2)、(3)和(4)給出的。自適應取adc數字樣本和自適應誤差ek，來生成自適應誤差梯度和更新預濾波器抽頭。自適應可以使用各種算法，例如，使用最小均方(lms)、符號lms算法或其它自適應算法，其中公式(1)是lms自適應。ffe自適應電路430使用在輸出418處生成的自適應誤差ek和在輸入434處接收的、來自第一級308的低復雜度檢測器(例如，dfe318)的判決，基于與公式(1)到(4)類似的一組公式，調整ffe350的系數，并通過使用lms或符號lms算法或其它自適應算法，生成自適應誤差梯度和更新被耦接到ffe350的輸入的判決fir抽頭。通過使用isi受損信號的第一局部均衡，進行噪聲整形和部分消除前導和后導isi，然后從由另一個分開的檢測器生成的經濾波的判決中減去估算的前導和后導isi，由于在isi消除中去除了反饋環，因此可以精確地和以更高的數據率接收數據。
現在轉到圖5，圖中顯示圖3和4的前饋均衡器的框圖。前饋均衡器通過基于類似于公式(5)的公式過濾它的輸入信號來執行均衡。前饋均衡器在多個濾波器級502-506的第一級處接收輸入信號xk。每個濾波器級包括延時元件508，該延時元件的輸出被耦接到乘法器電路510的輸入514。乘法器的另一個輸入被耦接到對應于各個濾波器系數的輸入516，并且乘法器的輸出在輸出518處被生成。乘法器522在第一輸入526處被耦接到第一濾波系數f(0)和在第二輸入524處被耦接到adc樣本xk，它的輸出被耦接到加法器538以作為輸入531。每一級的輸出518被耦接到加法器電路，其中第一濾波器級502的輸出被耦接到第一輸入532，第二濾波器級504的輸出被耦接到第二輸入534，以及最后的濾波器級506的輸出被耦接到輸入536。信號yk在加法器電路530的輸出538處被生成。
現在轉到圖6，流程圖顯示濾除集成電路中的碼間干擾的方法。在框602，基于輸入信號生成數字樣本。在框604，低復雜度檢測器被用來生成初始判決。低復雜度檢測器可以是，例如圖3的ffe312。在框606，在碼間干擾消除之前提供數字樣本的預濾波。例如，預濾波可以由預濾波器362執行。在框608，所述初始判決被濾波，生成剩余的碼間干擾。在框610，通過使用經預濾波的數字樣本和剩余的碼間干擾，生成最終判決。也就是，剩余的碼間干擾，例如通過使用圖3的減法器電路358，從經預濾波的數字樣本中被減去。
現在轉到圖7，圖中顯示濾除集成電路中的碼間干擾的另一個方法。在框702，數字樣本在第一級處被接收。在框704，所述數字樣本被耦接到前饋均衡器，其中所述前饋均衡器的輸出具有減小的前導碼間干擾。前饋均衡器可以是，例如圖3的ffe312。在框706，前饋均衡器的輸出被耦接到判決反饋均衡器，所述判決反饋均衡器生成第一判決輸出。判決反饋均衡器可以是dfe318，用于消除后導isi。在框708，第一判決輸出，基于數字樣本，在判決反饋均衡器的輸出處被生成。
在框710，所述第一判決輸出被耦接到第二前饋均衡器，其中所述第二前饋均衡器的輸出包括通過使用第一判決輸出而檢測到的碼間干擾。第二反饋均衡器，例如可以是ffe350。在框712，輸入信號的數字樣本也在包括預濾波器的第二級處被接收。在框714，預濾波器的輸出和第二前饋均衡器檢測到的碼間干擾被耦接到減法器電路，其中所檢測到的碼間干擾(與前導和后導isi相關聯的)被從預濾波器的輸出中減去。在框716，第二判決輸出是基于接收的信號的數字樣本和與第一判決輸出相關聯的檢測到的碼間干擾而生成的。在框718，所述減法器電路的輸出被耦接到判決塊，其中判決塊生成第二判決輸出。最后，在框720，預濾波器的濾波器抽頭和輸出判決前饋均衡器被更新。例如，濾波器抽頭的更新可以由自適應級402執行。
圖6和7的方法的各個步驟可以通過使用如所描述的圖1-5和8-10中的電路，或使用某些其它的適當的電路而被實施。雖然描述了所述方法的特定的步驟，但應當看到，所述方法的另外的步驟或與所述步驟有關的另外的細節也可以按照圖1-5和8-10的公開的內容而被實施。
現在轉到圖8，圖上顯示根據實施例的、用于編程具有可編程資源的器件的系統的框圖。具體地，計算機802被耦接以接收來自存儲器806的電路設計804，以及生成存儲在非易失性存儲器808中的配置比特流。正如下面更詳細地描述的，所述電路設計可以是高層設計，諸如以硬件描述語言(hdl)定義的電路設計。另外，計算機可被配置成運行軟件，生成被存儲在非易失性存儲器808中和被提供到集成電路810的配置比特流，所述集成電路可以是可編程的集成電路，例如下文參照圖9描述的集成電路。正如下面更詳細地描述的，配置比特流的比特被用來配置集成電路的可編程資源。
現在轉到圖9，圖上顯示具有包括圖1-7中電路的可編程資源的器件的框圖。雖然具有可編程資源的器件可以在任何類型的集成電路器件中，例如在具有可編程資源的專用集成電路(asic)中被實施，但其它器件包括專用可編程邏輯器件(pld)。一種類型的pld是復雜可編程邏輯器件(cpld)。cpld包括通過互連開關矩陣被連接到一起并被連接到輸入/輸出(i/o)資源的、兩個或更多個“功能塊”。cpld的每個功能塊包括類似于在可編程邏輯陣列(pla)或可編程陣列邏輯(pal)器件中使用的、二級的與/或結構。另一種類型的pld是現場可編程門陣列(fpga)。在典型的fpga中，可配置邏輯塊(clb)的陣列被耦接到可編程輸入/輸出塊(iob)。clb和iob通過可編程路由資源的架構被互連。這些clb、iob和可編程路由資源通過把配置比特流典型地從芯片外存儲器加載到fpga的配置存儲單元而被定制。對于這兩種類型的可編程邏輯器件，器件的功能由為了此目的而被提供到的該器件的配置比特流中的配置數據比特控制。所述配置數據比特可被存儲在易失性存儲器(例如，fpga和某些cpld中的靜態存儲單元)、非易失性存儲器(例如，在某些cpld中的閃存)或任何其它類型的存儲單元。
圖9的器件包括fpga架構900，其具有大量不同的可編程片，包括多千兆位收發機(mgt)901、clb902、隨機存取存儲器塊(bram)903、輸入/輸出塊(iob)904、配置和時鐘邏輯(config/clock)905、數字信號處理塊(dsp)906、專用輸入/輸出塊(i/o)907(例如，配置端口和時鐘端口)和其它可編程邏輯908，例如數字時鐘管理器、模數轉換器、系統監視邏輯等。某些fpga還包括專用處理器塊(proc)910，例如，可被用來實施軟件應用。
在某些fpga中，每個可編程片包括可編程的互連元件(int)911，其具有去到和來自每個相鄰片中對應的互連元件的標準化連接。因此，可編程的互連元件合在一起實施了用于所示的fpga的可編程互連結構。所述可編程的互連元件(int)911還包括去到和來自同一個片內可編程邏輯元件的連接，正如由在圖9的頂部所包括的例子顯示的。
例如，clb902可包括可配置邏輯元件(cle)912，它可被編程來實施用戶邏輯加上單個可編程互連元件911。bram903，除了一個或多個可編程互連元件外，還可包括bram邏輯元件(brl)913。bram包括與配置邏輯塊的分布的ram分離的專用存儲器。通常，在片中包括的互連元件的數目取決于片的高度。在圖示的實施例中，bram片具有與五個clb相同的高度，但也可以使用其它數目。dsp片906，除了適當數目的可編程互連元件以外，還可包括dsp邏輯元件(dspl)914。iob904，除了可編程互連元件911的一個實例以外，例如還可包括輸入/輸出邏輯元件(iol)915的兩個實例。器件的連接的位置由為了此目的被提供到該器件的配置比特流中的配置數據比特控制。可編程互連，響應于配置比特流中的比特，使得包括互連線的連接能夠被用來把各種信號耦接到可編程邏輯中實施的電路，或其它電路，例如bram或處理器。
在顯示的實施例中，裸片中心附近的柱狀區域被用于配置、時鐘和其它控制邏輯。從這個柱延伸的配置/時鐘分配區域909被使用來在fpga的寬度上分配時鐘和配置信號。一些利用圖9所示的架構的fpga包括打亂構成fpga的大部分的常規柱狀結構的附加邏輯塊。附加邏輯塊可以是可編程塊和/或專用邏輯。例如，圖9中所示的處理器塊proc910跨越了若干個clb和bram柱。
應當指出，圖9僅僅旨在顯示示例性fpga架構。在一個柱中邏輯塊的數目、柱的相對寬度、柱的數目和次序、柱中包括的邏輯塊的類型、邏輯塊的相對尺寸和在圖9的頂部包括的互連/邏輯實施例純粹是示例性的。例如，在實際的fpga中，clb出現的任何地方都典型地包括超過一個相鄰的clb的柱，從而有助于對用戶邏輯的有效實施。雖然圖9的實施例涉及到具有可編程資源的集成電路，但應當看到，下面更詳細地闡述的電路和方法可以在任何類型的asic中被實施。
現在轉到圖10，圖中示出了圖9中器件的可配置的邏輯元件的框圖。具體地，圖10以簡化的形式示出了圖9的配置邏輯塊902的可配置邏輯元件。在圖10的實施例中，片m1001包括四個查找表(lutm)1001a-1001d，每個表由六個lut數據輸入端a1-a6、b1-b6、c1-c6和d1-d6驅動，并且每個表提供兩個lut輸出信號o5和o6。來自lut1001a-1001d的各o6輸出端分別驅動片輸出端a-d。lut數據輸入信號由fpga互連結構經由輸入多路復用器供給，所述輸入多路復用器可以由可編程互連元件1011實施，且lut輸出信號也被提供到互連結構。片m還包括：驅動輸出端amux-dmux的輸出選擇多路復用器1011a-1011d；驅動存儲器元件1002a-1002d的數據輸入端的多路復用器1012a-1012d；組合的多路復用器1016、1018和1019；跳躍多路復用器(bouncemultiplexer)電路1022-1023；由反相器1005和多路復用器1006(共同在輸入時鐘路徑上提供了可選的反相時鐘)代表的電路；以及具有多路復用器1014a-1014d、1015a-1015d、1021a-1021d和異或門1013a-1013d的進位邏輯。所有的這些元件被耦接在一起，如圖10所示。圖10中沒有示出多路復用器的選擇輸入，這些選擇輸入由配置存儲單元控制。也就是，被存儲在配置存儲單元中的配置比特流的配置比特被耦接到多路復用器的選擇輸入，以選擇到這些多路復用器的正確的輸入。這些配置存儲單元是被熟知的，因此為了簡明起見，從圖10以及其它附圖中省略。
在圖示的實施例中，每個存儲器元件1002a-1002d可被編程以作為同步或異步觸發器或鎖存器。在同步與異步功能之間的選擇是通過編程同步/異步選擇電路1003而對片中所有的四個存儲器元件作出的。當存儲器元件被編程以使得s/r(置位/復位)輸入信號提供置位功能時，rev輸入端提供復位功能。當存儲器元件被編程以使得s/r輸入信號提供復位功能時，rev輸入端提供置位功能。存儲器元件1002a-1002d由時鐘信號ck進行時鐘控制，該時鐘信號ck可以例如由全局時鐘網絡或由互連結構提供。這樣的可編程存儲器元件在fpga設計的技術領域中是被熟知的。每個存儲器元件1002a-1002d都將寄存的輸出信號aq-dq提供到互連結構。因為每個lut1001a-1001d提供兩個輸出信號o5和o6，lut可被配置成用作為兩個5輸入的lut，它們帶有五個共享的輸入信號(in1-in5)，或用作為一個6輸入端lut，它們帶有輸入信號in1-in6。
在圖10的示例中，每個lutm1001a-1001d可以在幾種模式的任意模式中起作用。當在查找表模式時，每個lut具有六個數據輸入信號in1-in6，這些數據輸入信號是由fpga互連結構經由輸入多路復用器提供的。基于信號in1-in6的數值從配置存儲單元中可編程地選擇64個數據值中的一個。當在ram模式時，每個lut用作為單個64比特ram或用作為具有共享尋址的兩個32比特ram。ram寫數據經由輸入端di1(經由用于luts1001a-1001c的復接器1017a-1017c)被提供到64-比特ram，或經由輸入端di1和di2被提供到兩個32-比特ram。在lutram中的ram寫入操作被來自多路復用器1006的時鐘信號ck控制和來自多路復用器1007的寫入使能信號wen控制，多路復用器1007可以選擇地傳遞時鐘使能信號ce或寫入使能信號we。在移位寄存器模式中，每個lut用作為兩個16比特移位寄存器，或將兩個16比特移位寄存器串聯地耦接，以形成單個32比特移位寄存器。移位輸入信號通過輸入端di1和di2中的一個或兩個提供。16比特和32比特移位輸出信號可以通過lut的輸出端而提供，并且32比特移位輸出信號也可以更直接地通過lut輸出端mc31而提供。lut1001a的32比特移位輸出信號mc31還可以通過輸出選擇多路復用器1511d和cle輸出端dmux被提供到一般的互連結構，用于形成移位寄存器鏈。因此，以上闡述的電路和方法可以在諸如圖9和10中的器件或任何其它適當的器件中實施。
以下是一些例子。
描述了用于在集成電路中濾除碼間干擾的電路。所述電路可包括：第一級，其被耦接以接收輸入信號的數字樣本，其中第一級基于數字樣本生成第一判決輸出；以及第二級，其被耦接以接收輸入信號的數字樣本；其中第二級包括：預濾波器，其被耦接到延時元件的輸出用于接收延時的數字樣本；和濾波器，其接收第一判決輸出和生成經濾波的判決，所述延時元件將預濾波器的輸出與經濾波的判決對準；以及其中第二級基于輸入信號的數字樣本和檢測到的與第一判決輸出相關聯的碼間干擾生成第二判決輸出。
在某些這樣的電路中，第一級包括前饋均衡器，其被耦接以接收數字樣本，其中所述前饋均衡器的輸出具有減小的前導碼間干擾。
在某些這樣的電路中，所述前饋均衡器的輸出可被耦接到生成第一判決輸出的判決反饋均衡器。
在某些這樣的電路中，判決反饋均衡器可包括單抽頭判決反饋均衡器。
在某些這樣的電路中，第二級的濾波器可包括前饋均衡器，其被耦接以接收第一判決輸出，并且由前饋均衡器生成的經濾波的判決可包括檢測到的與第一判決輸出相關聯的碼間干擾。
某些這樣的電路還可以包括減法器電路，其被耦接以接收預濾波器的輸出和前饋均衡器的檢測到的碼間干擾，其中檢測到的碼間干擾可以從預濾波器的輸出中減去。
某些這樣的電路可以包括判決塊，其被耦接到減法器電路的輸出，其中判決塊可以生成第二判決輸出。
這里描述的另一個示例性電路總的涉及到濾除集成電路中的碼間干擾。所述電路可包括：判決反饋均衡器，其被耦接以接收輸入信號的數字樣本，其中所述判決反饋均衡器基于數字樣本在第一判決塊的輸出處生成第一判決輸出；乘法器，其被耦接到判決反饋均衡器的第一判決塊的輸出和一個標量值；前饋均衡器，其被耦接以接收第一判決輸出并生成檢測到的與第一判決輸出相關聯的碼間干擾；預濾波器，其被耦接以接收輸入信號的延時的數字樣本；第一減法器電路，其被耦接到所述預濾波器的輸出和所述前饋均衡器的輸出；以及第二判決塊，其被耦接到減法器電路的輸出，所述第二判決塊生成第二判決輸出。
在某些這樣的電路中，判決反饋均衡器包括單抽頭判決反饋均衡器。
某些這樣的電路還可以包括第二前饋均衡器，其被耦接以接收所接收的信號的數字樣本，其中第二前饋均衡器的輸出被耦接到判決反饋均衡器。
某些這樣的電路還可以包括乘法器，其被耦接到判決反饋均衡器的第二判決塊的輸出和一個標量值。
某些這樣的電路還可以包括第二減法器電路，其被耦接到第一減法器電路的輸出，所述第二減法器電路生成誤差信號。
某些這樣的電路還可以包括預濾波器自適應電路，其被耦接以接收誤差信號和延時的數字樣本，其中預濾波器自適應電路把自適應控制信號提供到預濾波器電路。
某些這樣的電路還可以包括前饋均衡器自適應電路，其被耦接以接收誤差信號和第一判決輸出，其中所述前饋均衡器自適應電路把自適應控制信號提供到前饋均衡器。
這里描述的示例性方法大體涉及濾除集成電路中的碼間干擾。所述方法可包括：在第一級處，接收輸入信號的數字樣本；基于所述數字樣本生成所述第一級的第一判決輸出；生成所述第一判決書除的經濾波的判決；在第二級處，接收所述輸入信號的數字樣本；將數字樣本耦接到延時元件，生成延時的數字樣本；將延時的數字樣本耦接到第二級的預濾波器，其中所述延時元件將預濾波器的輸出與第一判決輸出的經濾波的判決對準；以及基于所述輸入信號的延時的數字樣本和檢測到的與所述第一判決輸出相關聯的碼間干擾，生成第二判決輸出。
某些這樣的方法還可以包括在前饋均衡器處接收數字樣本，其中所述前饋均衡器的輸出具有減小的前導碼間干擾。
某些這樣的方法還可以包括將所述前饋均衡器的輸出耦接到判決反饋均衡器，所述判決反饋均衡器生成所述第一判決輸出。
某些這樣的方法還可以包括將所述第一判決輸出耦接到第二前饋均衡器，其中所述第二前饋均衡器的輸出可包括檢測到的與第一判決輸出相關聯的碼間干擾。
某些這樣的電路還可以包括將所述預濾波器的輸出和所述檢測到的與第一判決輸出相關聯的碼間干擾耦接到減法器電路，其中所述檢測到的碼間干擾可以從預濾波器的輸出中減去。
某些這樣的方法還可以包括將所述減法器電路的輸出耦接到判決塊，其中所述判決塊可以生成第二判決輸出。
因此，可以看到，已經描述了用于濾除集成電路中的碼間干擾的新的電路和方法。本領域技術人員應當了解，存在引用本公開的發明的許多替換方式和等同方式。結果，本發明不是由上述的實施例限定，而僅僅是由所附的權利要求書限定。
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