一種用于32天線多模射頻一致性測試的FPGA+DSP硬件架構方法與流程

本發明涉及移動通信標準測試技術領域，具體涉及一種用于32天線多模射頻一致性測試的FPGA+DSP硬件架構方法。

背景技術：

伴隨著3GPP(3rd Generation Partnership Project)技術標準的不斷發展，其關鍵技術已經由以OFDM、MIMO、幀結構和單雙流波束賦形為特征的LTE標準(Release 8/9)，發展到了以2～3載波聚合、256QAM和TM9/TM10為特征的LTE-Advanced標準(Release 10/11/12)，再到最新的以3D/FD-MIMO、MCA、DC、NBIoT、LAA、ProSe為代表的LTE-Advanced Pro標準(Release 13)。

第四代半移動通信(LTE-Advanced Pro)網絡很快將會在現網中得到商用部署，其將具備與現有LTE移動通信網絡及用戶終端設備的后向兼容性，并將得到規模化商用部署。與之成鮮明對比的是未來的5G(第五代移動通信)網絡的部署將會采取全新型、非后向兼容的無線技術，將于計劃時間開始進入場測階段，并得到初步的商用部署。LTE移動通信將會演進至形成未來5G移動通信系統的一大組成部分，并以新的、非后向兼容的空口來更好地服務于各種新興的應用場景及使用案例。

移動通信國際標準組織3GPP有望對LTE-Advanced Pro與未來5G網絡之間的緊密互操作/互聯互通(相比此前任何技術系統間的互操作均要緊密)進行定義。其中一個發展方向是發生于LTE與5G無線接入網絡之間餓“雙連接”。未來5G的第一部署階段將會基于LTE移動通信網絡——廣大用戶的移動通信終端設備將會采取LTE雙連接功能模塊同時連接至LTE無線接入網以及5G無線接入網絡。

技術實現要素：

本發明的目的就是提出了一種原理清晰、結構合理、易于擴展、成本低廉的用于32天線多模射頻一致性測試的FPGA+DSP硬件架構方法。

本發明具體采用如下技術方案：

一種用于32天線多模射頻一致性測試的FPGA+DSP硬件架構方法，包括獨立32路射頻發射通道和獨立32路射頻接收通道、全數字集成64路中頻模塊、并行32天線基帶處理模塊、物理層模塊、高層協議棧處理模塊和64路高純合成本振模塊；

獨立32路射頻發射通道和獨立32路射頻接收通道共同實現高頻段的射頻信號與低頻段中頻載波輸入信號和射頻IQ直接調制與中頻模塊輸出信號間的相互轉換；

全數字集成64路中頻模塊包括8片FPAG，上述獨立32路射頻發射通道和獨立32路射頻接收通道，以每4路射頻發射和4路射頻接收為一組數據收發處理通道連接至1片FPGA，由8片FPGA構成全數字并行中頻處理的數據接收預處理和數據發送后處理；

并行32天線基帶處理模塊通過高速串行接口采用點對點SRIO協議把4片FPGA構成的數字中頻模塊與4片DSP構成的物理層硬件處理模塊進行并聯，同時4片DSP作為外設通過總線與1片CPU構成的高層協議棧硬件處理模塊進行互聯；

物理層模塊是基于DSP實現多模基帶信號的物理層調制/解調、編碼/解碼并行32天線信息處理；

高層協議模塊是基于CPU實現多模基帶信號的高層協議棧的成員載波調度、無線資源管理多模協議處理。

優選地，獨立32路射頻發射通道/獨立32路射頻接收通道上設有32個天線端口，最高可以支持32組3D天線陣列，天線端口連接環形器，每個環形器的另一端同時連接射頻發射通道和射頻接收通道，其中射頻發射部分：每一路均由120dB全數字可編程衰減器、多波段低插損模擬帶通濾波器組、低失真功放和寬帶模擬IQ調制器構成；射頻接收部分：每一路均由60dB全數字可編程衰減器、多波段帶通預選濾波器組、低噪聲前置放大器、射頻混頻器和中頻低插損帶通濾波器構成；以上兩部分共同實現了高頻段(400MHz～6000MHz)的射頻信號與153.6MHz的低頻段中頻載波中頻模塊輸入信號和射頻IQ直接調制中頻模塊輸出信號間的相互轉換。

優選地，FPGA處理包括射頻接收部分的“供時基免混頻DDC”、“LTE-Advanced Pro多模基帶信號多速率抽取”和射頻發射部分的“LTE-Advanced Pro多模基帶信號多速率插值”。此外，中頻發射部分信號處理還包括模擬基帶IQ直接調制。

優選地，32個天線端口分別為RF1～RF32。

優選地，FPGA采用XC6VSX315T。

優選地，DSP采用TMS32OTCI6614。

優選地，CPU采用XLS416XD0800。

優選地，還包括主控模塊、顯示模塊以及開關電源模塊。

優選地，物理層模塊是基于DSP實現多模基帶信號3D/FD-MIMO、NBIoT信號的物理層調制/解調、編碼/解碼并行32天線信息處理；

優選地，高層協議模塊是基于CPU實現多模基帶信號MCA、DC、LAA、ProSe的高層協議棧的成員載波調度、無線資源管理多模協議處理。

本發明具有的有益效果是：實現了多模射頻一致性測試需求；可支持3D/FD-MIMO、MCA、DC、NBIoT、LAA、ProSe等信號發生與解析實時處理，相對于其他測試方案，測試效率高；尤其是對32天線LTE-Advanced Pro多模射頻一致性測試效率高。

附圖說明

圖1為一種32天線LTE-Advanced Pro多模射頻一致性測試硬件架構方法示意圖；

圖2為獨立32路射頻發射通道與獨立32路射頻接收通道原理架構示意圖；

圖3為全數字集成64路中頻模塊原理架構；

圖4為并行32天線基帶/物理層/高層協議處理原理架構示意圖；

圖5為一種32天線LTE-Advanced Pro多模射頻一致性測裝置的軟件總體架構示意圖。

具體實施方式

下面結合附圖和具體實施例對本發明的具體實施方式做進一步說明：

如圖1所示，一種用于32天線多模射頻一致性測試的FPGA+DSP硬件架構方法，包括獨立32路射頻發射通道和獨立32路射頻接收通道、全數字集成64路中頻模塊、并行32天線基帶處理模塊、物理層模塊、高層協議棧處理模塊、64路高純合成本振模塊主控模塊、顯示模塊以及開關電源模塊；

獨立32路射頻發射通道和獨立32路射頻接收通道共同實現高頻段的射頻信號與低頻段中頻載波輸入信號和射頻IQ直接調制與中頻模塊輸出信號間的相互轉換；

全數字集成64路中頻模塊包括8片FPAG，上述獨立32路射頻發射通道和獨立32路射頻接收通道，以每4路射頻發射和4路射頻接收為一組數據收發處理通道連接至1片FPGA，由8片FPGA構成全數字并行中頻處理的數據接收預處理和數據發送后處理；

并行32天線基帶處理模塊通過高速串行接口采用點對點SRIO協議把4片FPGA構成的數字中頻模塊與4片DSP構成的物理層硬件處理模塊進行并聯，同時4片DSP作為外設通過總線與1片CPU構成的高層協議棧硬件處理模塊進行互聯；

物理層模塊是基于DSP實現多模基帶信號的物理層調制/解調、編碼/解碼并行32天線信息處理；

高層協議模塊是基于CPU實現多模基帶信號的高層協議棧的成員載波調度、無線資源管理多模協議處理。

如圖2所示，獨立32路射頻發射通道/獨立32路射頻接收通道上設有32個天線端口，最高可以支持32組3D天線陣列，天線端口連接環形器，每個環形器的另一端同時連接射頻發射通道和射頻接收通道，其中射頻發射部分：每一路均由120dB全數字可編程衰減器、多波段低插損模擬帶通濾波器組、低失真功放和寬帶模擬IQ調制器構成；射頻接收部分：每一路均由60dB全數字可編程衰減器、多波段帶通預選濾波器組、低噪聲前置放大器、射頻混頻器和中頻低插損帶通濾波器構成；以上兩部分共同實現了高頻段(400MHz～6000MHz)的射頻信號與153.6MHz的低頻段中頻載波中頻模塊輸入信號和射頻IQ直接調制中頻模塊輸出信號間的相互轉換。

如圖3所示，FPGA處理包括射頻接收部分的“供時基免混頻DDC”、“LTE-Advanced Pro多模基帶信號多速率抽取”和射頻發射部分的“LTE-Advanced Pro多模基帶信號多速率插值”。此外，中頻發射部分信號處理還包括模擬基帶IQ直接調制。

其中，32個天線端口分別為RF1～RF32，FPGA采用XC6VSX315T，DSP采用TMS32OTCI6614，CPU采用XLS416XD0800。

如圖4所示，物理層模塊是基于DSP實現多模基帶信號3D/FD-MIMO、NBIoT信號的物理層調制/解調、編碼/解碼并行32天線信息處理；

高層協議模塊是基于CPU實現多模基帶信號MCA、DC、LAA、ProSe的高層協議棧的成員載波調度、無線資源管理多模協議處理。

如圖5所示，本方案中的“射頻收發通道”原理如下：RF1～RF32為本系統裝置的射頻輸出/輸入端口(COM口)，最高可以連接32組天線，其中環形器內側兩端分別連接發射通道與接收通道。采用直接上變頻方式的發射部分(其中一路)：信號發送需依次經過“寬帶IQ調制器”、“多段帶通濾波器”、“功放”以及“120dB程控衰減器”實現基帶信號從122.88MHz采樣率直接調制到RF上。采用超外差下變頻方式的接收部分(其中一路)：信號接收需依次經過“60dB程控衰減器”、“前置放大”、“多段帶通濾波器”、“混頻器”和“帶通濾波器”，實現射頻載波信號下變頻到固定中頻153.6MHz進行采樣。

本方案中的“數字中頻模塊”原理如下：信號接收鏈路包括“高速A/D”、“DDC”、“HB/CIC抽取”、“FIR匹配濾波”；信號發射鏈路包括“FIR成型濾波”、“HB/CIC插值”、“高速D/A”。其中除了A/D、D/A外其他功能子模塊全部在FPGA中實現。FPGA中包括：DDC、HB/CIC、FIR、頻率測量、頻譜分析、功率測量、調制域分析和嵌入式系統總線。

本方案中的“基帶模塊”原理如下：基帶處理模塊的硬件處理平臺包括FPGA+DSP+PowerPC構成。基帶信號處理主要包括：多模物理層子模塊、多模高層協議子模塊和Release 13的關鍵技術模塊。FPGA中包括：LTE-Advanced Pro/LTE-Advanced/LTE物理層子模塊、WCDMA/TD-SCDMA物理層子模塊、GSM物理層子模塊。DSP中包括：LTE-Advanced Pro/LTE-Advanced/LTE層2子模塊、WCDMA/TD-SCDMA層2子模塊、GSM層2子模塊。PowerPC(CPU)中包括：LTE-Advanced Pro/LTE-Advanced/LTE層3子模塊、WCDMA/TD-SCDMA層3子模塊、GSM層3子模塊。其中3D/FD-MIMO、MCA、DC、NBIoT、LAA、ProSe六種新標準的關鍵功能模塊同樣基于該基帶的硬件處理平臺實現。

本方案中的“軟件總體架構”原理如下：主要由8個子模塊，“核心控制模塊”、“多模協議處理模塊”、“射頻一致性測試處理模塊”、“GPIB通信模塊”、“參數表”、“遠程控制結果輸出”、“本地控制結果顯示”等。以上各模塊通過驅動與射頻、中頻和基帶平臺進行數據和命令的控制，軟硬件相結合共同實現一種32天線多模射頻一致性測裝置。

當然，上述說明并非是對本發明的限制，本發明也并不僅限于上述舉例，本技術領域的技術人員在本發明的實質范圍內所做出的變化、改型、添加或替換，也應屬于本發明的保護范圍。