一種E1鏈路相位抖動的檢測方法及系統(tǒng)與流程

本發(fā)明涉及通信技術領域，尤其涉及一種E1鏈路相位抖動的檢測方法及系統(tǒng)。

背景技術：

在數字通信系統(tǒng)，一個數字信號的有效瞬間相對于其理想參考時間位置短期的、非積累性的偏離，稱之為抖動，抖動也可以理解為數字信號的相位調制或頻率調制，因此也稱為相位抖動。IUT-T G.823建議將高于10Hz的相位變化定義為抖動，低于10Hz的定義為漂移。抖動損傷是數字傳輸的重要損傷之一，會直接影響數字信號的再生判決，導致誤碼率增大，因此如何快速而精確地進行抖動檢測變得至關重要。

傳統(tǒng)的相位抖動檢測手段，大都依賴于抖動的數學模型，以傳統(tǒng)的思維設計相關的電路和算法，為了提高檢測精度，往往通過電路和算法的復雜化來實現(xiàn)，使得相位抖動檢測產品的價格都非常昂貴。

技術實現(xiàn)要素：

為了解決上述技術問題，本發(fā)明的目的是提供一種能高速處理，且實現(xiàn)簡單的一種E1鏈路相位抖動的檢測方法及系統(tǒng)。

本發(fā)明所采取的技術方案是：

一種E1鏈路相位抖動的檢測方法，包括以下步驟：

將E1鏈路上的碼流輸入到E1接口芯片進行處理，得到NRZ+信號和NRZ-信號；

將NRZ+信號和NRZ-信號傳輸至FPGA模塊，并將其恢復為帶抖動的時鐘信號；

FPGA模塊對帶抖動的時鐘信號進行采樣，得到采集數據；

通過DSP模塊對采集數據進行抖動檢測，得到檢測結果并輸出。

作為所述的一種E1鏈路相位抖動的檢測方法的進一步改進，所述的FPGA模塊對帶抖動的時鐘信號進行采樣，得到采集數據，這一步驟包括：

FPGA模塊對晶振輸入的時鐘信號進行分頻，得到高精度時鐘信號；

將高精度時鐘信號作為采樣時鐘，在各個帶抖動的時鐘信號周期內，對高精度時鐘信號進行計數，得到對應各個周期的計數值，并將其存儲至FPGA的片內存儲單元中，得到采樣數據。

作為所述的一種E1鏈路相位抖動的檢測方法的進一步改進，所述的通過DSP模塊對采集數據進行抖動檢測，得到檢測結果并輸出，這一步驟包括：

當一幀數據采樣完畢時，F(xiàn)PGA模塊對DSP模塊發(fā)出一個中斷信號；

所述DSP模塊接收到中斷信號后，將采樣數據從FPGA模塊讀取至DSP模塊的緩存單元中；

根據采樣數據，計算每個時刻的相位抖動值，得到相位抖動數據；

對相位抖動數據進行濾波處理，并根據處理后的相位抖動數據，計算得出時鐘抖動頻率和時鐘抖動幅度，即檢測結果，并將其輸出至外部。

作為所述的一種E1鏈路相位抖動的檢測方法的進一步改進，所述的相位抖動值的計算方式為：

當前時刻的相位抖動值=上一時刻的相位抖動值+當前時刻的瞬時相位偏移量；

其中，當前時刻的瞬時相位偏移量=當前時刻的計數值-基準計數值；

基準計數值=高精度時鐘信號的頻率/2.048MHz時鐘信號的頻率。

本發(fā)明所采用的另一技術方案是：

一種E1鏈路相位抖動的檢測系統(tǒng)，包括：

輸入碼流處理單元，用于將E1鏈路上的碼流輸入到E1接口芯片進行處理，得到NRZ+信號和NRZ-信號；

抖動信號恢復單元，用于將NRZ+信號和NRZ-信號傳輸至FPGA模塊，并將其恢復為帶抖動的時鐘信號；

數據采集單元，用于FPGA模塊對帶抖動的時鐘信號進行采樣，得到采集數據；

抖動檢測單元，用于通過DSP模塊對采集數據進行抖動檢測，得到檢測結果并輸出。

作為所述的一種E1鏈路相位抖動的檢測系統(tǒng)的進一步改進，所述數據采集單元包括：

分頻單元，用于FPGA模塊對晶振輸入的時鐘信號進行分頻，得到高精度時鐘信號；

采樣計數單元，用于將高精度時鐘信號作為采樣時鐘，在各個帶抖動的時鐘信號周期內，對高精度時鐘信號進行計數，得到對應各個周期的計數值，并將其存儲至FPGA的片內存儲單元中，得到采樣數據。

作為所述的一種E1鏈路相位抖動的檢測系統(tǒng)的進一步改進，所述抖動檢測單元包括：

中斷單元，用于當一幀數據采樣完畢時，F(xiàn)PGA模塊對DSP模塊發(fā)出一個中斷信號；

數據讀取單元，用于所述DSP模塊接收到中斷信號后，將采樣數據從FPGA模塊讀取至DSP模塊的緩存單元中；

抖動計算單元，用于根據采樣數據，計算每個時刻的相位抖動值，得到相位抖動數據；

檢測結果計算單元，用于對相位抖動數據進行濾波處理，并根據處理后的相位抖動數據，計算得出時鐘抖動頻率和時鐘抖動幅度，即檢測結果，并將其輸出至外部。

作為所述的一種E1鏈路相位抖動的檢測系統(tǒng)的進一步改進，所述的相位抖動值的計算方式為：

當前時刻的相位抖動值=上一時刻的相位抖動值+當前時刻的瞬時相位偏移量；

其中，當前時刻的瞬時相位偏移量=當前時刻的計數值-基準計數值；

基準計數值=高精度時鐘信號的頻率/2.048MHz時鐘信號的頻率。

本發(fā)明的有益效果是：

本發(fā)明一種E1鏈路相位抖動的檢測方法及系統(tǒng)通過分析一個時鐘周期的計數值計算出時鐘的偏移量，進而分析出時鐘的相位偏移值，并通過分析處理，快速計算出檢測結果，而且本發(fā)明運用FGPA模塊和DSP模塊的高速處理特性，實現(xiàn)對抖動信號的高速采集和高速傳輸，并結合以基于周期計數的方法，有效實現(xiàn)了E1鏈路時鐘信號相位抖動的檢測。

附圖說明

下面結合附圖對本發(fā)明的具體實施方式作進一步說明：

圖1是本發(fā)明一種E1鏈路相位抖動的檢測方法的步驟流程圖；

圖2是本發(fā)明一種E1鏈路相位抖動的檢測方法中數據采集的步驟流程圖；

圖3是本發(fā)明一種E1鏈路相位抖動的檢測方法中抖動檢測的步驟流程圖；

圖4是本發(fā)明一種E1鏈路相位抖動的檢測系統(tǒng)的模塊方框圖。

具體實施方式

參考圖1，本發(fā)明一種E1鏈路相位抖動的檢測方法，包括以下步驟：

將E1鏈路上的碼流輸入到E1接口芯片進行處理，得到NRZ+信號和NRZ-信號；

將NRZ+信號和NRZ-信號傳輸至FPGA模塊，并將其恢復為帶抖動的時鐘信號；

FPGA模塊對帶抖動的時鐘信號進行采樣，得到采集數據；

通過DSP模塊對采集數據進行抖動檢測，得到檢測結果并輸出。

參考圖2，進一步作為優(yōu)選的實施方式，所述的FPGA模塊對帶抖動的時鐘信號進行采樣，得到采集數據，這一步驟包括：

FPGA模塊對晶振輸入的時鐘信號進行分頻，得到高精度時鐘信號；

將高精度時鐘信號作為采樣時鐘，在各個帶抖動的時鐘信號周期內，對高精度時鐘信號進行計數，得到對應各個周期的計數值，并將其存儲至FPGA的片內存儲單元中，得到采樣數據。

參考圖3，進一步作為優(yōu)選的實施方式，所述的通過DSP模塊對采集數據進行抖動檢測，得到檢測結果并輸出，這一步驟包括：

當一幀數據采樣完畢時，F(xiàn)PGA模塊對DSP模塊發(fā)出一個中斷信號；

所述DSP模塊接收到中斷信號后，將采樣數據從FPGA模塊讀取至DSP模塊的緩存單元中；

根據采樣數據，計算每個時刻的相位抖動值，得到相位抖動數據；

對相位抖動數據進行濾波處理，并根據處理后的相位抖動數據，計算得出時鐘抖動頻率和時鐘抖動幅度，即檢測結果，并將其輸出至外部。

進一步作為優(yōu)選的實施方式，所述的相位抖動值的計算方式為：

當前時刻的相位抖動值=上一時刻的相位抖動值+當前時刻的瞬時相位偏移量；

其中，當前時刻的瞬時相位偏移量=當前時刻的計數值-基準計數值；

基準計數值=高精度時鐘信號的頻率/2.048MHz時鐘信號的頻率。

本發(fā)明實施例中，帶抖動的時鐘信號的頻率為2.048MHz，晶振輸入的時鐘信號頻率為16.384MHz，則分頻后的高精度時鐘信號的頻率為131.072MHz，基準計數值=131.072/2.048 = 64，則具體實施例如下：

S1、E1鏈路上的2.048Mbit/s輸入碼流，經過E1接口芯片的處理，恢復為HDB3碼的NRZ+信號和NRZ-信號，這兩個信號攜帶了2.048M碼流的抖動特性；

S2、E1接口芯片將NRZ+信號和NRZ-信號傳輸至FPGA模塊，F(xiàn)PGA模塊將NRZ+信號和NRZ-信號恢復為2.048M帶抖動的時鐘信號，并等待FPGA模塊對其進行波形及相位采集；

S3、FPGA模塊把晶振輸入的16.384MHz時鐘進行分頻，得到一個高達131.072MHz的高精度時鐘信號；

S4、用131.072MHz的高精度時鐘信號，對輸入的2.048M帶抖動的時鐘信號進行采樣：在一個2.048M時鐘周期內，對131.072MHz時鐘進行計數。如果該2.048MHz時鐘周期內沒有相位偏移，則計數值應等于基準計數值，即為131.072/2.048 = 64，如果計數結果得出計數值為65則表示發(fā)生了一個正偏移，計數結果得出計數值為63，則表述發(fā)生了一個負偏移；一個偏移值對應的瞬時抖動值為1/64=0.015UI；然后將對應各個周期的計數值存儲至FPGA的片內存儲單元中，得到采樣數據；

S5、當一幀數據采樣完畢時，F(xiàn)PGA模塊對DSP模塊發(fā)出一個中斷信號；DSP模塊的EDMA控制器觸發(fā)EDMA事件，把采樣數據通過EMIF接口從FPGA模塊傳輸到DSP模塊的緩存單元中；本發(fā)明采用這種高速采集、EDMA高速數據自動傳輸的方式，不占用CPU開銷，有效解決了相位抖動檢測數據的高速采集問題；

S6、根據緩存單元中采樣數據，計算每個時刻的相位抖動值，取任意時刻作為起始時刻（通常取開始時刻為起始時刻），假定起始相位抖動值為0，下一時刻的相位抖動值，為上一時刻的相位抖動值加上下一時刻的瞬時相位偏移量。例如，假設起始時刻開始的采樣值如下：64 65 65 64 63 63…，則計算出對應的相位抖動序列為：0 1 2 2 1 0…，采用同樣的方法進行類推，可得到每個時刻的相位抖動值；由此可見，由此方法得到的相位抖動值實際上代表每個時刻對起始時刻的瞬時相位偏移量累計，當此時刻的瞬時偏移量比64大，則加上一個對64的偏移值，反之，小于64則減去一個偏移值，從而得到相位抖動數據；

S7、對相位抖動數據進行高通濾波處理，并進而根據IUT-T 0.171及ITU-T 0.172規(guī)定的有關規(guī)定進行數字濾波，根據處理后的相位抖動數據最后計算分析出檢測結果（時鐘抖動頻率和時鐘抖動幅度），并通過結果輸出接口，把該檢測結果輸出給外部控制器。

本實施例中，采用標準抖動發(fā)生器，產生頻率為100KHz的抖動信號調制在2.048M時鐘上，對該抖動時鐘用以上方法進行相位偏移采集，而最后按此算法得到的相位抖動數據的抖動信號波形，其時鐘抖動的峰－峰值為0.5UI，抖動頻率為100KHz，與標準抖動發(fā)生器的設定值完全一致，表明該算法完全正確。

參考圖4，本發(fā)明一種E1鏈路相位抖動的檢測系統(tǒng)，包括：

輸入碼流處理單元，用于將E1鏈路上的碼流輸入到E1接口芯片進行處理，得到NRZ+信號和NRZ-信號；

抖動信號恢復單元，用于將NRZ+信號和NRZ-信號傳輸至FPGA模塊，并將其恢復為帶抖動的時鐘信號；

數據采集單元，用于FPGA模塊對帶抖動的時鐘信號進行采樣，得到采集數據；

抖動檢測單元，用于通過DSP模塊對采集數據進行抖動檢測，得到檢測結果并輸出。

進一步作為優(yōu)選的實施方式，所述數據采集單元包括：

分頻單元，用于FPGA模塊對晶振輸入的時鐘信號進行分頻，得到高精度時鐘信號；

采樣計數單元，用于將高精度時鐘信號作為采樣時鐘，在各個帶抖動的時鐘信號周期內，對高精度時鐘信號進行計數，得到對應各個周期的計數值，并將其存儲至FPGA的片內存儲單元中，得到采樣數據。

進一步作為優(yōu)選的實施方式，所述抖動檢測單元包括：

中斷單元，用于當一幀數據采樣完畢時，F(xiàn)PGA模塊對DSP模塊發(fā)出一個中斷信號；

數據讀取單元，用于所述DSP模塊接收到中斷信號后，將采樣數據從FPGA模塊讀取至DSP模塊的緩存單元中；

抖動計算單元，用于根據采樣數據，計算每個時刻的相位抖動值，得到相位抖動數據；

檢測結果計算單元，用于對相位抖動數據進行濾波處理，并根據處理后的相位抖動數據，計算得出時鐘抖動頻率和時鐘抖動幅度，即檢測結果，并將其輸出至外部。

進一步作為優(yōu)選的實施方式，所述的相位抖動值的計算方式為：

當前時刻的相位抖動值=上一時刻的相位抖動值+當前時刻的瞬時相位偏移量；

其中，當前時刻的瞬時相位偏移量=當前時刻的計數值-基準計數值；

基準計數值=高精度時鐘信號的頻率/2.048MHz時鐘信號的頻率。

從上述內容可知，本發(fā)明一種E1鏈路相位抖動的檢測方法及系統(tǒng)通過分析一個時鐘周期的計數值計算出時鐘的偏移量，進而分析出時鐘的相位偏移值，并通過分析處理，快速計算出檢測結果，而且本發(fā)明運用FGPA模塊和DSP模塊的高速處理特性，實現(xiàn)對抖動信號的高速采集和高速傳輸，并結合以基于周期記數的方法，有效實現(xiàn)了E1鏈路時鐘信號相位抖動的檢測。

以上是對本發(fā)明的較佳實施進行了具體說明，但本發(fā)明創(chuàng)造并不限于所述實施例，熟悉本領域的技術人員在不違背本發(fā)明精神的前提下還可做作出種種的等同變形或替換，這些等同的變形或替換均包含在本申請權利要求所限定的范圍內。