具有混合型異質結構的圖像傳感器的制作方法

本發明總體上涉及固態圖像傳感器，并且更具體地涉及新穎的三維圖像傳感器結構。

背景技術：

生產的具有CMOS圖像傳感器的可視成像系統顯著地減少了照相機成本和功率，同時改善了圖像分辨率并且減少了噪聲。CMOS圖像傳感器通常是片上成像系統（iSoC）產品，其將圖像檢測和信號處理與大量支持性知識產權（IP）塊組合，所述支持性知識產權塊包括定時控制器，時鐘驅動器，參考電壓，A/D轉換，圖像處理級，和其它輔助電路。因此，得到的攝像機可以使用僅由鏡頭，快門和電池支持的單一CMOS集成電路來裝配。結果是越來越小的照相機以越來越低的成本具有越來越長的電池壽命。

由CMOS iSoC傳感器提供的改善，尤其包括由其嵌入的iSoC功能能夠實現的操作靈活性，也已經轉化為兩用照相機的出現，其產生高分辨率靜止圖像和高清晰度視頻兩者。靜止捕獲和視頻采集的這種集中已經廢除了專用靜止照相機和利用先前傳感器技術，例如CCD生產的傳統攝錄像機兩者。也已經暴露對甚至更好的兩用圖像傳感器的需要以最佳地執行兩種類型的成像。

盡管CMOS iSoC兩用傳感器為許多應用生產展示出可接受質量的靜止照片（still）和視頻兩者，它們的圖像質量遠低于由器件物理設置的限制。此外，捕獲質量在多樣的照明條件下通常有點降低并且在極端條件下被嚴重損害。

挑戰性情形的一個示例是給直接由太陽作為背光的樹照相；陰影，在受照射葉子上的許多鏡面高光，和直射陽光的組合幾乎總是導致次優圖像質量。背光樹的視頻捕獲甚至更具挑戰性，尤其是如果風與變化的云量相組合；陰影，中間色調和鏡面高光的這種混雜格外難以以最佳保真度來進行捕獲。進一步加入到挑戰的是，這種情況在相對均勻和良性的照明條件的幾秒內頻繁地和動態地出現。捕獲“完美”圖像的挑戰被攝影師朝向最具挑戰性的照明條件傾斜以將照片美感最大化（通過利用在日出和日落時的所謂的“魔法時刻”）的事實進一步復雜化。

由于圖像傳感器的許多元件通過直接或非直接方式是光敏感的的事實，變化的和不穩定的場景動態不僅在曝光時間期間，而且在所有其它時間影響最終圖像質量。這種寄生信號捕獲生成降低圖像質量的成像偽像。具有內部電子快門的傳感器不能防止大量寄生信號污損圖像捕獲。機械快門的包含通常有助于防止出現大部分寄生信號生成。然而，包括機械快門增加了成本，復雜性，并且降低了照相機可靠性；因此存在迫切需要來消除它的包含。

然而，迄今開發的用于真正阻擋光的最佳方式是機械快門；所得到的快門抑制比（SRR）可以接近無窮大，即當快門被關閉時，在傳感器中的任何地方沒有檢測到照射在照相機上的光。檢測不必是在實際光檢測器上，而是可以代替地在不同電路中的其它地方被拾取以影響性能。傳感器的快門抑制比也經常被稱作在光線捕獲無效時的周期（即當機械快門將被放置在傳感器前面以便收集零無用信號時的時期）期間描述其電阻擋光的能力的消光系數。

具有電子快門的單片傳感器不像當使用機械快門時那樣對環境光看不見。然而，為了進一步減少成本，照相機制造商希望通過具有提供極高SRR的傳感器制造商供應裝置來消除用于靜止照相機的機械快門機構。因此，CMOS iSoC需要具有遠超過100dB的SRR，其遠在現代CMOS和CCD圖像傳感器的消光極限之外。

用于消除機械開關的一個方法是生產具有電子卷簾快門的圖像傳感器。圖像以逐行為基礎形成在這些傳感器中使得從第一行的曝光開始/結束到最后一行的曝光開始/結束總是存在一個幀時間的延遲。結果是每行有效地捕獲不同的時期。無論對于靜止捕獲還是視頻，對于低于約60Hz的捕獲率，令人非常討厭的假象可能隨之而來，這取決于在場景中移動的速率。另一方面，卷簾快門傳感器的整體性能通常優于具有全局快門能力的傳感器，其中整個傳感器捕獲相同的曝光時期，因為像素更易于設計和建立；卷簾快門傳感器的信噪比大大地優于具有全局快門的那些。

機械快門另外可以通過在圖像傳感器中集成電子全局快門來被代替。在這種類型的傳感器中，每個像素在單一、相同的曝光周期期間集成其捕獲的信號。盡管具有更復雜得多的像素設計，傳感器必須在沒有損害的情況下執行，使得測量的性能是非常高的并且不被裝置設計或者工藝技術限制。直到現在，CMOS全局快門傳感器已經展現比競爭的CMOS卷簾快門傳感器更低的占空因子和更高的噪聲電平。使用片上系統集成來生產這些“快照（snapshot）”傳感器還沒有縮小差距（close the gap）。

用于顯現照相機產品的CMOS可視成像器中的由片上系統集成提供的優點因而已經激發相當大的努力以通過開發高性能全局快門功能來進一步改善有效像素傳感器（APS）裝置。不幸的是，除了較高噪聲，差的占空因子，和對寄生信號拾取的脆弱性之外，漸增復雜的iSoC對噪聲拾取也更加脆弱。不期望有的拾取尤其可能在最期望的傳感器內：能夠高質量靜止和視頻捕獲的模式改變傳感器。一個令人討厭的結果是增加的噪聲，即相干的時鐘饋通和固定圖形噪聲兩者，因為雙模式使用動態地改變了傳感器自身EMI和時鐘饋通，從而變化地影響圖像質量。

具有快照圖像捕獲能力的當前圖像傳感器設計因而仍需要機械快門以最有效地執行相關的雙重采樣（CDS），其中從第二曝光的幀減去第一暗幀以便消除傳感器的復位（或者kTC）噪聲同時也減少固定圖形噪聲。在沒有機械快門的情況下，各種寄生信號將后CDS噪聲增加到遠高于通常由在幀減法之間的時間間隔設置的基本限制。

在沒有機械快門的情況下，具有卷簾快門圖像捕獲能力的現代圖像傳感器設計更加有效地工作，因為卷簾快門電子電路可被用來將停滯時間最小化，在其期間傳感器的電路中的一些以直接或者非直接的方式對光污染是脆弱的。因此遍及傳感器，包括在每個像素的光檢測器外部的許多其它光敏位置，通過謹慎的卷簾快門定時的停滯時間最小化限制了不想要的信號的集成。

用于生產高性能圖像傳感器的嵌入式片上CMOS電路復雜性的最后的主要缺點在于使用CMOS技術來不變地生產這些裝置，該CMOS技術是通過以被修改為隨后添加成像方面的“標準”CMOS工藝開始來被開發的。這些事后的修改重新設計了用于成像的CMOS技術，即使底層技術被起初優化用于大量生產片上數字系統。

第一個結果是這些CMOS“圖像傳感器”（CIS）工藝具有許多掩模層，從而增加了與制造相關的成本。

第二個結果是得到的CMOS成像過程在遠落后于現有技術的技術節點處提供數字邏輯使得在CMOS圖像傳感器中摩爾定律的益處未被充分地利用。

在近十年內的經驗結果無可爭辯地表明的最終結果是在這些單片CIS工藝中正確地優化光電二極管質量已經是不可能的；盡管平均暗電流大致比得上用商業的CCD生產常規獲得的暗電流，但是當與科學上的CCDS相比時，該暗電流更高，并且最讓人難以忍受的是，缺陷像素的數目要大幾個數量級。因此，集成的工藝整合仍更適合于數字邏輯而不是更精密的光電探測器。這種缺點不是驚人的，因為僅最近有對高質量傳感器的足夠的生產要求以證明在世界半導體代工廠特別開發了優化的CIS工藝。

然而開發優化的CMOS圖像傳感器工藝將需要特別以圖像傳感器為目標的非常昂貴的半導體工藝開發，所述圖像傳感器相對于仍驅動大得多的產量的主流消費者驅動技術來說具有迥然相異的要求，本發明提供了更易處理的解決方案。

技術實現要素：

本發明是混合型成像傳感器，其最佳地被配置為分別優化像素性能，包括光電二極管質量，和iSoC集成。成像SoC可以以極低的暗電流來用零像素缺陷節省成本地制造，同時也使用最新可用的技術節點用以執行SoC集成。

本發明的圖像傳感器通過使用出現的用于垂直集成的技術來被構造，如由美國專利No.6,504,141和6,476,375舉例說明的，其中光檢測層與下面的信號處理器層分離。可以使用用于垂直結合三維集成電路（3D-IC）的其它方式，例如美國專利No.6,902,987的直接結合互連技術。

本發明通過使用PMOS技術分別構造優化的光檢測層來對現有技術進行改善以提供來自光電二極管和第一級放大器兩者的未被損害的像素性能。在光檢測層中制作的PMOS晶體管具有比在深亞微米CMOS工藝中精心制作的PMOS裝置優良得多的性能，從而改善了性能并且潛在地消除了閃爍噪聲。相對于信噪比和供應優良的PMOS晶體管到3D-IC中的其它電路塊兩者來改善了性能。

圖7和8比較用優化的PMOS技術可獲得的讀出噪聲對比用標準CMOS技術可獲得的讀出噪聲，其中源極跟隨器形成在NMOS中，該NMOS具有比在通常鑄造工藝中容易獲得的閃爍噪聲更低的閃爍噪聲，即與容易可得到的相比非常好。即使這樣，PMOS全局快門可能在5fF的感測電容下產生1e-（或者空穴）的讀出噪聲。NMOS全局快門電路代替地在5.5fF下具有3.5e-的讀出噪聲。對長期發展更重要的是，PMOS解決方案隨著感測電容降低趨于遠低于1e-，而NMOS解決方案遠高于2e-達到穩定。根據所需的最大阱容（full well capacity），本發明因此能夠將全局快門SNR從10dB的最小值改善到超過15dB。假定NMOS閃爍噪聲常規地由許多CIS工藝來展現，這個優勢增加了至少又一個6dB。

本發明通過能夠在感光層之下和下面的信號存儲層之上實現光阻擋層來大大地改善所得到的全局快門傳感器的快門抑制比。在下面的CMOS層中信號存儲被完全隔離。

本發明也大大地改善了用于在3D-IC iSOC中嵌入另外功能的能力。信號處理層被形成在感光層和光阻擋互連層的下面。信號處理層可以在甚至最新的技術節點處以幾乎任何可用的CMOS技術來設計。

另一方面，交替地使用極成熟的技術節點，信號處理層可以代替地以最節省成本的CMOS工藝來生產，該技術節點代替地減少了開發成本和生產成本兩者。

在任一情況下，多種數字CMOS技術也能夠實現包含提供高的信號存儲效率的高值電容器，例如溝槽電容器，使用高容量電介質的替代電容器等。因此，快照像素的采樣電容器可以利用盡可能大的電容制造以抑制其kTC噪聲。

因此，本發明是全局快門3D-IC iSOC，其提供當前從用目前可用的技術制作的主流CMOS iSOC不可得到的下列屬性：

? 很少的或者零像素缺陷

? 具有超低噪聲和100%填充因子的全局快門像素

? 160dB或者更高的高快門抑制比

? 通過利用遍及混合型傳感器（3DIC）使用的垂直互連技術來用于像素中并且潛在地遍及iSOC使用的高質量PMOS晶體管。

附圖說明

通過下面結合附圖的詳細描述，本發明將被容易地理解，其中相似的參考數字指示相似的結構元件，并且其中：

圖1示出根據本發明的一個實施例的混合型結構的層；

圖2示出根據本發明的一個實施例的混合型結構的主電路部件的布局；

圖3是示出具有采樣和保持的有效像素電路可如何在PMOS和CMOS層之間被劃分的示例的原理圖；

圖4是示出具有相關的雙重采樣的有效像素電路可如何在PMOS和CMOS層之間被劃分的示例的原理圖；

圖5是示出電容性跨導放大器（CTIA）如何具有全局快門以及采樣和保持的示例的原理圖；

圖6是示出具有全局快門、采樣和保持以及相關的雙重采樣的電容性跨導放大器（CTIA）如何在PMOS和CMOS層之間被劃分的示例的原理圖，其中電容器被形成在中間層中；

圖7是假定具有PMOS源極跟隨器的全局快門像素電路的讀出噪聲估計的Mathcad?曲線，其展示出“優化的”PMOS閃爍噪聲行為；和

圖8是假定具有NMOS源極跟隨器的全局快門像素電路的讀出噪聲估計的Mathcad?曲線，其展示出“很好的”NMOS閃爍噪聲行為。

具體實施方式

提供下面的描述以使得任何本領域技術人員能夠作出和使用本發明并且提出闡明由發明人想到的用于實施本發明的最佳模式。然而，各種修改將仍然是對本領域技術人員顯而易見的。任何和所有這樣的修改，等價物和替代旨在落入本發明的精神和范圍內。

本發明是新穎的圖像傳感器結構，其克服了現有技術CMOS圖像傳感器的限制，同時在不需要使用機械快門的情況下提供超過100dB并且甚至超過160dB的SRR。更具體地，根據本發明，用于有效像素傳感器陣列的電路部件被分離并且被垂直地布置在混合型芯片結構中的至少兩個不同的層中。頂層優選地使用低噪聲PMOS制造工藝來制造，并且包括用于每個像素的光電二極管和放大器電路。底層優選地使用標準CMOS工藝來制造，并且包括NMOS像素電路部件和信號處理所需的任何數字電路。

通過在為形成下一代成像像素所需的超低噪聲部件優化的PMOS工藝中形成頂層，與使用為成像傳感器和/或數字集成電路構成的單片CMOS工藝相比，像素性能被大大地改善。此外，因為數字電路現在在物理上和哲學上（philosophically）與成像電路分離，其可以使用幾乎任何標準的CMOS工藝并且可能地以最近可用的技術節點來被制造。從許多單一業務半導體代工廠可用的這種標準CMOS工藝被優化用于電路速度和制造成本，而不是用于生產圖像傳感器。

相比之下，今天的單片CMOS圖像傳感器（CIS）工藝通常支持使用落后現有技術至少幾代的技術節點的數字邏輯。例如，幾個CIS工藝支持具有90nm技術的數字邏輯而45nm數字技術處在廣泛的制造中。

而且形成鮮明對比的是，從有限數目的半導體代工廠可用的CMOS圖像傳感器（CIS）工藝用下面的集成電路工藝技術將光檢測器集成，其通常具有對數字IC生產的傳承；能夠實現用于數字電路的廣泛的IP庫支持的該折中相對于最終可能損害了在生產中可提供的光電二極管質量。雖然通過在其中較低質量圖像產品是可接受的市場，例如蜂窩電話市場上集中生產，或者通過在支持性的電子設備中加入重要的圖像處理，這樣的構成已經被賦予商業實踐，但是由甚至最不昂貴的電荷耦合裝置（CCD）制造商提供的光檢測器質量未被損害的CIS技術復制。

當前的CIS工藝需要大約40至50個掩模步驟來制造具有濾色器，微透鏡和高達四級的金屬層支持的彩色成像傳感器。標準的數字CMOS工藝技術需要像30一樣少的掩模層。可以利用由像8到14一樣少的掩模層完成將釘扎光電二極管與PMOS晶體管和最少的兩個金屬級集成。不像CMOS裝置中的光檢測器那樣，其被在建造光檢測器所需的那些步驟之外的許多工藝步驟影響，PMOS裝置中的光檢測器被完全優化并且被提供在原來的狀態中。

因此，通過將兩個層組合成堆疊結構，簡化的頂層（和任何中間層）起作用以能夠實現類似CCD的光檢測器質量的生產，同時能夠實現較低層的完全光學屏蔽。在不需要機械快門的情況下，所得到的屏蔽因而允許所需的光生成的電荷被存儲并且被光電保護。

兩層結構有效地形成三層異質結構，其對垂直地集成全局快門像素是理想的，其不僅提供低的光電二極管噪聲和暗電流，而且提供具有極低閃爍噪聲的低噪聲放大，具有非常高的不透明度的下面的光阻擋層，和在下面的CMOS層中用于設置全局快門操作所需的采樣和保持電容器的理想地方。因為電容器在標準數字工藝技術中被形成，替代的高電容工藝模塊是可用的，包括溝槽電容器和替代的高介電常數電介質。

因此，通過將兩個半導體層組合成堆疊結構，能夠實現較低層的完全光學屏蔽，無縫地集成超低噪聲電路和光電二極管層，并且也能夠實現高達兩倍于用于像素電路的基板面（real estate），本發明在最小性能損害的情況下，便于以全局快門模式的像素操作。在操作時，在上層中的第一存儲位置存儲由電子快門限定的動態場景內容。位于較低層中的第二存儲位置處理從動態存儲節點傳輸到受保護節點的“快照”數據，該受保護節點通過新的架構既在光學上又在電學上與光檢測器隔離。

用于對相同的快照時期同時捕獲在整個傳感器中每個像素處的快照圖像的特定裝置也被稱作全局快門像素。在單片CIS工藝技術中集成的全局快門像素經受過多的噪聲，導致降低的SNR，相對差的SRR，因為否則其幾乎不可能既在光學上又在電學上隔離快照存儲節點，和歸因于在可用區域中的許多電路元件的太大的像素間距。

在圖1中示出本構思的特定實施例。在這個圖中，使用低噪聲PMOS工藝制造頂部晶片1，以形成高質量光電二極管，其總體上具有比在標準CMOS中可能的像素缺陷更少的像素缺陷。這個晶片1也需要較少的掩模，并且因此具有相對低的成本。

從其背面照射在圖1中的上層，PMOS層，因為其已經被翻轉以便直接地將PMOS電路和光電二極管層連接到第二CMOS層。在生產中在互連前或者互連后頂層被變薄到在50和5微米之間并且隨后被鈍化以遍及可見光譜來將光載流子吸收最大化。這種變薄目前通過在犧牲襯底，例如SOI或者SIMOX晶片上制造PMOS層，或者通過借助CMP（化學機械平面化）或背面研磨機械地去除整個傳感器襯底來執行。

可以使用標準的CMOS處理來形成一個或多個較低層2，其具有以比目前CMOS圖像傳感器（CIS）技術更低的成本來支持低功率數字電路的優點。此外，因為標準的CMOS晶片將包括多個金屬層，在不需要機械快門的情況下，這提供電荷存儲元件的加強的光學屏蔽。另一個益處是在另外的基板面現在對傳感器設計者可用的情況下，更高值電容器可被形成在CMOS層2中，進一步改善了整體傳感器性能。

可以使用WoW（晶片上晶片）封裝技術將晶片結合在一起，產生堆疊的或者三維混合型圖像傳感器，其中頂部PMOS晶片1通過WoW互連層3結合到較低CMOS晶片2。而且，因為圖像傳感器電路現在被劃分到至少兩個層中，芯片的整個表面面積可以被減少，導致用于每個層的較小管芯尺寸。

在圖2中示出更加詳細的優選實施例。這個圖示示出在背景技術中的本發明的實施例的截面圖10并且圖示出各種特征或者傳感器是如何被映射到實施例的頂視圖20的。如圖示的，在頂層12的頂部的中心122中形成釘扎光電二極管的像素陣列和PMOS源極跟隨器放大器。在PMOS中制造光電二極管和放大器電路導致比傳統的CMOS傳感器更低的本底噪聲（noise floor）（1e-對比3e-），和更低的暗電流。覆蓋像素陣列122的是微透鏡和濾色器121的矩陣。可沿著像素陣列的邊緣形成如本領域中已知的可選“黑色”像素。

環繞像素陣列122的外圍，可以形成柱緩沖器123，124和模數轉換器（ADC）的PMOS部分。存在通過在PMOS和CMOS層之間分裂ADC而得到的大的性能優點。在標準的CMOS成像器中，ADC通常被限制到10比特分辨率。這是由于NMOS限制1/f噪聲和閾值電壓匹配的事實，其引起較高的閃爍噪聲和較低的分辨率。然而，在PMOS的情況下，存在低得多的1/f噪聲因此需要較小的錯誤糾正，導致高達16比特的分辨率。也存在更好得多的閾值電壓匹配以能夠實現較高的基本分辨率（base resolution）。

在PMOS層中形成柱緩沖器的至少一部分也降低了相關聯的讀出噪聲。在較低讀出噪聲的情況下，黑色鉗位（black clamp）功能更加高效。而且，由于降低的噪聲電平，電路設計者可以選擇增加增益和幀速率。利用這種高質量P-FET，簡單的變換器可以提供100或者更多的增益，而利用共陰共柵放大器配置，增益可以是10000或者更多。在標準的深亞微米技術中可用的P-FET產生變換器安培數，其開環增益至多在個位數的級別。

隨著由較低噪聲PMOS層產生的ADC性能的改善，ADC功率可以降低了高達9/10，并且仍然生成12-14比特分辨率。

在標準的CMOS層18中，溝槽電容器和NMOS FET被形成在頂層12的像素陣列部分122下面的區域181中。溝槽電容器可以具有相對大的尺寸，并且因為它們被金屬層屏蔽，存儲的電荷不被照射在頂層12中的像素元件上的光影響。在許多先前的CMOS圖像傳感器設計中，使用的電容器實際上被形成為P/N結，并且不是“真實的”電容器。本架構提供簡單的方案來建造實際電容器，其可以進一步改善傳感器性能。這允許制造具有大的SRR（>160dB）的圖像傳感器，同時不需要外部的機械快門。

柱緩沖器和ADC的NMOS部分被設置在頂層12的PMOS ADC和柱緩沖器區123，124下面的CMOS層18的外圍183，184上。使用晶片上晶片（WoW）結合工藝將頂層12和CMOS層18結合在一起。通過穿過WoW結合層14的通孔將主陣列部分122，181和外圍部分123，124，183，184連接。

阻擋層16優選地設置在頂層和底層之間以便屏蔽NMOS部件免受光影響。這個層可以是物理上分離的層，或者可以被形成為每個層的一部分。而且，電容器可以被形成在阻擋層自身中，提供設計布局和性能靈活性。

另外，圖像傳感器包括數字電路環182，185（即數字“紐伯格林（Nurburgring）”或者圍繞像素陣列的跑道橢圓形）。如可在頂視圖20中看到的，數字電路環可以圍繞傳感器芯片的整個外圍延伸，并且其包括數字信號處理電路以處理像素陣列的輸出。這個設計的優點是這將熱生成邏輯電路置于芯片邊緣處，其可以顯著地減小像素陣列內的傳感器溫度。

因此，本架構允許構造片上圖像傳感器系統（iSoC），其中PMOS形成優良的光電二極管和像素放大器，同時仍然為后端處理電路提供CMOS的成本和性能益處。因為電荷存儲電容器可以被放置在較低的層中，在不需要外部機械快門的情況下，傳感器另外提供信號存儲元件的光學屏蔽。

圖3-6示意地圖示出可以如何為不同的有效像素電路在PMOS和CMOS層之間劃分各種像素部件。圖3圖示出實施例，其中使用源極跟隨器放大器（在虛線左邊的部件）的“4T”有效像素電路和釘扎光電二極管被形成在PMOS層中，并且采樣和保持（S/H）電路（在虛線右邊的部件）是形成在CMOS層中的NMOS裝置。這個結構可以將實際的本底噪聲從在當前CMOS設計中的3e-減小到小于1e-。

圖4圖示出具有相關雙重采樣（CDS）的像素電路的實施例。再次地，釘扎光電二極管和源極跟隨器部件被形成在PMOS層中，并且CDS電路（在虛線右邊的部件）被形成在具有NMOS FET的CMOS層中。這個實施例使得旁路電容器能夠被形成在CMOS裝置中，例如作為在光阻擋金屬層中的MIM電容器，或者通過互連層來被形成。盡管例如美國專利No.6,902,987的直接結合互連技術通常導致形成歐姆接觸，但是本領域普通技術人員領會到可以修改垂直互連工藝以留下電介質間隙，從而形成用于這個特定實施例的必要類型的原位電容器。

圖5是具有全局快門采樣和保持電路的電容性跨導放大器（CTIA）的像素電路的原理圖。釘扎光電二極管和PMOS FET（在虛線左邊的部件）被設置在PMOS層中，并且NMOS部件被設置在CMOS層中。

圖6圖示出具有全局快門采樣和保持電路的電容性跨導放大器（CTIA）和CDS的像素電路的替代實施例。在這個實施例中，釘扎光電二極管和支持的PMOS晶體管被形成在PMOS層中。然而，CDS電容器61被形成在中間層、例如圖2的金屬阻擋層中，并且其余的部件被形成在CMOS層中。這個結構允許在不影響其它層的設計的情況下，在中間層中形成非常大的電容器。

本設計構思也可以被應用到在CMOS圖像傳感器架構上的CMOS。頂層可以被形成在CMOS而不是PMOS中。這將導致較高的噪聲電平，但仍將提供所有電子快門的優點，因為電荷存儲元件仍將被屏蔽。而且，這個配置可以被用來開發非常小的傳感器，因為外圍電子設備可以很容易被掩埋在較低的層中。可替代地，在頂層中使用CMOS能夠實現更復雜的電路的集成，用于許多新興的應用，例如用于為場景內容傳遞深度信息的渡越時間傳感器。

對照傳統的CMOS圖像傳感器，本文描述的獨特的圖像傳感器架構提供許多優點。具體地，圖像傳感器可以被形成為具有大于100db、并且甚至大于160dB的SNR。通過在阻擋層下面光學地屏蔽信號存儲電容器，傳感器可以在不需要外部機械快門的情況下提供“全局快門”操作。這可以減少與設計數字靜物照相機相關聯的成本。

本領域技術人員將領會到剛剛描述的優選實施例的各種改編和修改可以被配置為不脫離本發明的范圍和精神。因此，應該理解在所附權利要求的范圍內，可以不同于如本文特定描述的那樣來實施本發明。