一種點對多點微波通信系統時鐘同步電路及其運行方法和應用與流程

本發明涉及一種點對多點微波通信系統時鐘同步電路及其運行方法和應用，屬于無線微波通信技術領域。

背景技術：

點對多點微波通信系統是在視距范圍或經中繼轉接，以微波波段電磁波為介質進行語音、數據、圖像等信息傳輸的一種先進的通信系統，主要由中心站、用戶站、中繼站等組成。點對多點微波通信系統具有容量大、質量好、組網靈活等特點，是國家通信網的一種重要通信手段，也適用于電力、油田、礦山、港口等各種專用通信網。

點對多點微波通信系統采用的多址方式有FDMA、CDMA、TDMA等，基于頻率資源、通信容量等因素，系統多采用TDMA多址方式。雙工方式有FDD和TDD。

FDD系統中，由于下行信息是連續發送，時鐘同步特征信息可以實時獲取來維持時鐘同步。而TDD系統中，下行數據是突發模式，時鐘同步特征信息并不連續，若系統采用高精度時鐘源，可以實現系統通信，但是成本過高。如何設計一種適用于TDD方式點對多點微波通信系統的低成本、通用、可靠的時鐘同步電路成為亟待解決的技術問題。

點對多點微波通信系統如果要保證通信的正常進行，需要各用戶站對中心站保持時鐘同步、幀同步和網同步條件，而時鐘同步又是系統工作的首要必要條件。傳統時鐘同步采用的方法大多為通過室外單元的解調模塊跟蹤鎖定中心站時鐘信息，然后把同步后的時鐘傳送到室內單元鏈路層，鏈路層根據該同步時鐘進行通信幀的收發工作。該方法的缺點是，由于室內外連接介質和傳輸長度具有很大的變化性，導致室內外的數據收發時延一致性不好，且該時延值會被算入空中時延，降低了傳輸效率，增加了室內單元幀的收發控制難度。

技術實現要素：

針對基于TDD方式的點對多點微波通信系統時鐘同步電路現狀，本發明提供了一種低成本、通用、可靠的時鐘同步電路。該電路核心思想是在用戶站數據鏈路層采用低成本的壓控晶振，通過FPGA平臺捕獲突發幀頭信息，并檢測幀頭信息的時間偏差，經過數據處理產生壓控晶振調整值，通過實時調整壓控晶振頻率，保證系統時鐘同步。該設計電路成本低、電路簡單、通用性強和可移植性好。

本發明還提供了上述電路的運行方法和應用。

術語解釋

1、FPGA(Field-Programmable Gate Array)，即現場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路(ASIC)領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。

2、IIR數字濾波器，即“遞歸濾波器”。遞歸濾波器，顧名思義，具有反饋。

本發明的技術方案為：

一種點對多點微波通信系統時鐘同步電路，包括室外單元、室內單元、Serdes接口電路，所述室外單元通過Serdes接口電路連接所述室內單元，通過Serdes接口電路實現所述室外單元與所述室內單元數據交互和時鐘同步。

利用Serdes接口電路的高速、時鐘恢復等特點實現室外單元、室內單元數據傳遞和時鐘同步。

通過室內外接口協議實現所述室外單元與所述室內單元數據交互和時鐘同步，所述室內外接口協議包括標準以太網幀的幀頭部分、標準以太網幀的數據部分及標準以太網幀的幀校驗序列部分，所述標準以太網幀的幀頭部分包括前導碼、界定符、目的地址、源地址、長度，所述標準以太網幀的數據部分包括室內外控制數據和時隙數據，所述標準以太網幀的幀校驗序列部分包括幀校驗。

根據本發明優選的，所述室外單元包括射頻收發模塊、時鐘晶振、調制解調FPGA，所述室內單元包括鏈路層FPGA、DAC電路、RC濾波電路及壓控晶振；所述Serdes接口電路包括位于所述室外單元的第一Serdes接口及位于所述室內單元的第二Serdes接口；

所述調制解調FPGA連接所述第一Serdes接口；所述第二Serdes接口連接所述鏈路層FPGA；所述射頻收發模塊、所述時鐘晶振分別連接所述調制解調FPGA，所述鏈路層FPGA、所述DAC電路、所述RC濾波電路及所述壓控晶振依次環形連接；

所述射頻收發模塊用于通信數據的無線收發；

所述時鐘晶振用于為所述第一Serdes接口提供參考時鐘；

所述調制解調FPGA根據所述鏈路層FPGA發送的時隙控制數據包，實時搜索來自中心站的幀頭數據，待捕捉到幀頭數據后，記錄下當前幀頭到達時的時間計數值，并打包成以標準以太網幀結構格式發送到所述鏈路層FPGA；

所述鏈路層FPGA根據接收到的當前幀頭到達時時間計數值，與上一幀頭到達時時間計數值進行偏差信息處理，得到偏差數據，送到所述DAC電路，通過所述DAC電路轉換為壓控模擬信號；

所述壓控模擬信號通過所述RC濾波電路后，發送至所述壓控晶振，控制其輸出頻率逐步同步到中心站時鐘。

室外單元、室內單元主要以FPGA為核心處理平臺。采用的FPGA芯片具有豐富的I/O資源、邏輯資源、靜態隨機存儲器資源、PLL、DSP和多種I/O電平標準。

第一Serdes接口及第二Serdes接口均采用標準以太網幀結構，通過利用時間計數值方式發送時隙控制數據包實現室內單元對室外單元通信數據包的準確收發控制，所有通信幀的收發基準時刻均在室外單元。

根據本發明優選的，所述RC濾波電路包括電阻R1、電容C1，所述電阻R1的一端連接所述DAC電路，所述壓控晶振分別連接所述電阻R1的另一端及所述電容C1的一端。RC濾波電路用于濾除壓控信號上的干擾成分。

根據本發明優選的，電阻R1的電阻值為1KΩ，所述電容C1的電容值為0.1μF。

根據本發明優選的，所述壓控晶振的壓控控制范圍不小于±50ppm。滿足通信系統時鐘接口頻率范圍要求。

根據本發明優選的，所述鏈路層FPGA包括PLL模塊及IIR數字濾波器，所述PLL模塊用于產生鏈路層FPGA內部所需時鐘頻率，所述IIR數字濾波器用于濾除空中傳輸抖動和數字采樣抖動。

根據本發明優選的，所述IIR數字濾波器計算當前時鐘偏差數據x(n)的公式如式(Ⅰ)所示：

y(n)＝(1-α)*y(n-1)+α*x(n) (Ⅰ)

式(Ⅰ)中，y(n)是指當前幀頭到達時時間計數值，y(n-1)是指上一幀頭到達時時間計數值，α為系數，α的取值范圍為0.1-0.4。

上述時鐘同步電路的運行方法，具體步驟包括：

(1)所述鏈路層FPGA通過第一Serdes接口及第二Serdes接口發送時隙控制數據包至所述調制解調FPGA；

(2)根據所述鏈路層FPGA發送的時隙控制數據包，所述調制解調FPGA實時搜索來自中心站的幀頭數據，待捕捉到系統幀信息開始位置后，記錄下當前幀頭到達時時間計數值，并打包成標準以太網幀結構格式發送到所述鏈路層FPGA；

(3)所述鏈路層FPGA根據接收到的當前幀頭到達時時間計數值，與上一幀頭到達時時間計數值進行偏差信息處理，得到偏差數據，發送到所述DAC電路，通過所述DAC電路轉換為壓控模擬信號；

(4)所述壓控模擬信號通過所述RC濾波電路后，發送至所述壓控晶振，控制其輸出頻率逐步同步到中心站時鐘。

上述時鐘同步電路的應用，適用于不小于125Hz的不同系統幀頻的時鐘同步。

本發明的有益效果為：

本時鐘同步電路采用FPGA為核心處理平臺，通過Serdes接口電路實現室內外數據交互和時鐘同步；同時結合高效的室內外接口協議，通過利用時間計數值方式發送時隙控制數據包實現室內單元對室外單元通信數據包的準確收發控制，所有通信幀的收發基準時刻均在室外單元，解決了由于室內外連接介質和傳輸長度引起的時延和時延變化問題。該時鐘同步電路傳輸效率高、實現成本低、通用可靠。

附圖說明

圖1為本發明所述時鐘同步電路的連接框圖；

具體實施方式

下面結合說明書附圖和實施例對本發明作進一步限定，但不限于此。

實施例1

一種點對多點微波通信系統時鐘同步電路，包括室外單元、室內單元、Serdes接口電路，所述室外單元通過Serdes接口電路連接所述室內單元，通過Serdes接口電路實現所述室外單元與所述室內單元數據交互和時鐘同步。

利用Serdes接口電路的高速、時鐘恢復等特點實現室外單元、室內單元數據傳遞和時鐘同步。

通過室內外接口協議實現所述室外單元與所述室內單元數據交互和時鐘同步，所述室內外接口協議包括標準以太網幀的幀頭部分、標準以太網幀的數據部分及標準以太網幀的幀校驗序列部分，所述標準以太網幀的幀頭部分包括前導碼、界定符、目的地址、源地址、長度，所述標準以太網幀的數據部分包括室內外控制數據和時隙數據，所述標準以太網幀的幀校驗序列部分包括幀校驗。如表1所示：

表1

所述室外單元包括射頻收發模塊、時鐘晶振、調制解調FPGA，所述室內單元包括鏈路層FPGA、DAC電路、RC濾波電路及壓控晶振；所述Serdes接口電路包括位于所述室外單元的第一Serdes接口及位于所述室內單元的第二Serdes接口；

所述調制解調FPGA連接所述第一Serdes接口；所述第二Serdes接口連接所述鏈路層FPGA；所述射頻收發模塊、所述時鐘晶振分別連接所述調制解調FPGA，所述鏈路層FPGA、所述DAC電路、所述RC濾波電路及所述壓控晶振依次環形連接；如圖1所示。

所述射頻收發模塊用于通信數據的無線收發；

所述時鐘晶振用于為所述第一Serdes接口提供參考時鐘；

所述調制解調FPGA根據所述鏈路層FPGA發送的時隙控制數據包，實時搜索來自中心站的幀頭數據，待捕捉到幀頭數據后，記錄下當前幀頭到達時的時間計數值，并打包成以標準以太網幀結構格式發送到所述鏈路層FPGA；

所述鏈路層FPGA根據接收到的當前幀頭到達時時間計數值，與上一幀頭到達時時間計數值進行偏差信息處理，得到偏差數據，送到所述DAC電路，通過所述DAC電路轉換為壓控模擬信號；

所述壓控模擬信號通過所述RC濾波電路后，發送至所述壓控晶振，控制其輸出頻率逐步同步到中心站時鐘。

室外單元、室內單元主要以FPGA為核心處理平臺。采用的FPGA芯片具有豐富的I/O資源、邏輯資源、靜態隨機存儲器資源、PLL、DSP和多種I/O電平標準。

第一Serdes接口及第二Serdes接口均采用標準以太網幀結構，通過利用時間計數值方式發送時隙控制數據包實現室內單元對室外單元通信數據包的準確收發控制，所有通信幀的收發基準時刻均在室外單元。

所述RC濾波電路包括電阻R1、電容C1，所述電阻R1的一端連接所述DAC電路，所述壓控晶振分別連接所述電阻R1的另一端及所述電容C1的一端。RC濾波電路用于濾除壓控信號上的干擾成分。

電阻R1的電阻值為1KΩ，所述電容C1的電容值為0.1μF。

所述壓控晶振的壓控控制范圍不小于±50ppm。滿足通信系統時鐘接口頻率范圍要求。

所述鏈路層FPGA包括PLL模塊及IIR數字濾波器，所述PLL模塊用于產生鏈路層FPGA內部所需時鐘頻率，所述IIR數字濾波器用于濾除空中傳輸抖動和數字采樣抖動。

所述IIR數字濾波器計算當前時鐘偏差數據x(n)的公式如式(Ⅰ)所示：

y(n)＝(1-α)*y(n-1)+α*x(n) (Ⅰ)

式(Ⅰ)中，y(n)是指當前幀頭到達時時間計數值，y(n-1)是指上一幀頭到達時時間計數值，α為系數，α的取值范圍為0.1-0.4。

實施例2

實施例1所述的時鐘同步電路的運行方法，具體步驟包括：

(1)所述鏈路層FPGA通過第一Serdes接口及第二Serdes接口發送時隙接收控制數據包至所述調制解調FPGA；

(2)根據所述鏈路層FPGA發送的時隙接收控制數據包，所述調制解調FPGA實時搜索來自中心站的幀頭數據，待捕捉到幀頭數據后，記錄下當前幀頭到達時的時間計數值，并打包成以標準以太網幀結構格式發送到所述鏈路層FPGA；

(3)所述鏈路層FPGA根據接收到的當前幀頭到達時時間計數值，與上一幀頭到達時時間計數值進行偏差信息處理，得到偏差數據，發送到所述DAC電路，通過所述DAC電路轉換為壓控模擬信號；

(4)所述壓控模擬信號通過所述RC濾波電路后，發送至所述壓控晶振，控制其輸出頻率逐步同步到中心站時鐘。

實施例3

實施例1所述的時鐘同步電路的應用，適用于不小于125Hz的不同系統幀頻的時鐘同步。