一種適用于高速串行接口的線性均衡器的制作方法

本發明涉及一種適用于高速串行接口的線性均衡器，屬于集成電路設計及信號完整性的技術領域。

背景技術：

在高速信號傳輸領域，相對于并行通信中隊列間存在同步問題及串擾噪聲的影響，串行通信方式憑借其低成本，出色的抗干擾性能成為了高速數據傳輸的主流技術。隨著傳輸的數據率越來越快，對傳輸的帶寬也提出了更高的要求。

串行器-解串器(SerDes，Serializer/Deserializer)是串行鏈路的典型代表。圖1是串行器-解串器(SerDes)的結構框圖，它主要介紹了高速串行接口電路工作的原理。在發射端中，鎖相環(PLL)以低頻參考時鐘源(RefClk)為輸入，產生低抖動的高頻時鐘信號(Clk)，并提供給串行器(Serializer)。串行器(Serializer)將并行數據(Data)轉化為串行數據，再由驅動器(Driver+Preemphasis)發送出去，通過傳輸信道(Channel)送至接收端。接收端包括均衡器(Equalizer)、時鐘數據恢復(CDR，Clock&DataRecovery)電路及解串器(Deserializer)。其中均衡器(Equalizer)用來補償信道(Channel)的非理想特性，時鐘數據恢復(CDR)電路從均衡器(Equalizer)的輸出信號中恢復時鐘信號(Clk)和數據，該時鐘信號(Clk)則用于將恢復出的數據通過解串器(Deserializer)轉化為并行數據(Data)。

由于采用差分信號傳輸方式，串行數據可以傳輸更長的距離，而并行傳輸引起線路之間的串擾造成的信號質量惡化而大大限制了傳輸長度。此外，并行傳輸能夠容許的信號偏斜量又限制了數據的最大傳輸速率。

高速串行數據的發送和接收必定要通過信道，他們在信號傳輸過程中會引入許多非理想因素，如印制電路板布線、背板布線及電纜等傳輸媒介固有的趨膚效應和介質損耗等。由于這些因素的影響會隨著信號頻率的增大而惡化，所以傳輸線在頻域內一般呈現出低通的特性，會衰減信號的高頻成分，在時域內表現為碼間干擾。同一傳輸線，信號的頻率越高，高頻的衰減就越大，碼間干擾越嚴重；同一速率的信號，經過的傳輸線越長或傳輸線特性越差，高頻衰減及碼間干擾越嚴重。嚴重的碼間干擾會惡化高速串行數據接收端接收到的信號質量，造成很高的誤碼率。由于在高速串行數據傳輸系統中傳輸信道存在一定的高頻損失，必須有均衡電路來補償信號的高頻成分，消除碼間干擾，減少ISI(Inter-symbol interference)。

圖2是傳統的電阻電容源極負反饋線性均衡器電路圖，其包括由第一、第二NMOS晶體管M1，M2組成的差分輸入對管，差分輸入信號V_INP，V_INN以及差分輸出信號V_OUTP，V_OUTN。第一、第二NMOS晶體管M1和M2的漏極都連接電阻R_L，源極都連接由第三、第四NMOS晶體管M3和M4組成的尾電流源(偏置電流源)。電阻R_D連接于第一、第二NMOS晶體管M1和M2的源極之間，可變電容(Varacator)C_d1和C_d2分別連接于第一、第二NMOS晶體管M1和M2的源極與地之間，柵端分別和第五NMOS晶體管M5的源漏極相連。第五NMOS晶體管M5的柵極連接控制信號gctrl，電容C_d1和C_d2的另一端連接控制信號zctrl。該均衡器的特點就是利用電容C_d1，C_d2和電阻R_D形成一個零點，從而提高高頻增益。

由于較高的高頻增益提升往往以衰減信號的低頻增益為代價的。增益和帶寬兩者之間的折中限制了傳統結構在高速傳輸系統中的應用。

CML(current mode logic)是繼ECL，LVDS之后的一種采用低電壓差分信號傳輸技術的高速串行接口。低電壓擺幅、差分信號傳輸以及電流驅動模式使之同時具有高速度、低噪聲和低成本的優點。它被廣泛應用于高速SerDes電路中，是高速串行傳輸的核心技術所在。CML高速串行接口電路的傳輸率可以達到幾Gbps甚至幾十Gbps，這主要取決于接收器和發送器所采用的制造工藝和設計方法。

技術實現要素：

本發明要解決的技術問題是克服現有的缺陷，提供一種適用于高速串行接口的線性均衡器，能夠用于高速串行接口傳輸中，能實現較大的高頻增益，從而提高均衡性能。

為了解決上述技術問題，本發明提供了如下的技術方案：

本發明一種適用于高速串行接口的線性均衡器，包括由第一NMOS晶體管M1，第二NMOS晶體管M2組成的差分輸入對管，由第三NMOS晶體管M3，第四NMOS晶體管M4組成的偏置電流源，一對差分輸入信號V_INP，V_INN和一對差分輸出信號V_OUTP，V_OUTN，還包括由可變電阻R_S，可變電容C_S組成的電容電阻負反饋均衡電路和由電阻R_G和第五NMOS晶體管M5組成的有源電感與兩個負載電阻R_L共同形成輸出負載，電容電阻負反饋均衡電路的可變電容C_S和有源電感分別產生一個高于通道帶寬的零點。

進一步地，第一NMOS晶體管M1和第二NMOS晶體管M2均為大小相同的NMOS晶體管，第一NMOS晶體管M1和第二NMOS晶體管M2的漏極分別接一對差分輸出信號V_OUTN，V_OUTP的輸出端，第一NMOS晶體管M1和第二NMOS晶體管M2的柵極分別接一對差分輸入信號V_INP，V_INN的輸入端，第一NMOS晶體管M1和第二NMOS晶體管M2的源極分別接偏置電流源管。

進一步地，第三NMOS晶體管M3和第四NMOS晶體管M4均為大小相同的NMOS晶體管，第三NMOS晶體管M3和第四NMOS晶體管M4的柵極相連并接到共同的偏置電壓V_bias，第三NMOS晶體管M3和第四NMOS晶體管M4的漏極分別接第一NMOS晶體管M1和第二NMOS晶體管M2的源極，第三NMOS晶體管M3和第四NMOS晶體管M4的源極均接地。

進一步地，電容電阻負反饋均衡電路中可變電阻R_S由通過柵極接控制電壓V_ctrl控制導通關閉的NMOS晶體管陣列組成，可變電容C_S由漏極和源極短接的NMOS晶體管陣列組成，可變電阻R_S和可變電容C_S兩端分別連接到第一NMOS晶體管M1和第二NMOS晶體管M2的源極。

進一步地，電容電阻負反饋均衡電路在傳輸函數所有極點之前產生一個零點，使電路的頻率響應在零點之后上升，直至零點的作用被主極點抵消。

進一步地，有源電感兩端分別接到第一NMOS晶體管M1和第二NMOS晶體管M2的漏極，兩個負載電阻R_L一端分別接到第一NMOS晶體管M1和第二NMOS晶體管M2的漏極，另一端接電源。

進一步地，有源電感中電阻R_G一端接第一NMOS晶體管M1的漏極，另一端接第五NMOS晶體管M5的柵極；第五NMOS晶體管M5的柵極接電阻R_G，第五NMOS晶體管M5的源極接第二NMOS晶體管M2的漏極，第五NMOS晶體管M5的漏極接第一NMOS晶體管M1的漏極。

進一步地，有源電感可以引入并聯感性負載，從而抵消RC網絡的部分容性，提高極點所對應的頻率值，有效提高電路帶寬。

本發明的有益效果：通過有源電感能夠多產生一個高于通道帶寬的零點，在高速串行數據傳輸的過程中提供更寬的帶寬和更大的高頻增益，提高均衡器性能，同時有效減少了集成電路芯片版圖面積，降低了和功耗。

附圖說明

圖1是串行器-解串器(SerDes)的結構框圖；

圖2是傳統的電阻電容源極負反饋線性均衡器電路圖；

圖3是本發明一種適用于高速串行接口的線性均衡器的結構框圖；

圖4是本發明的可變電容電阻實現電路圖；

圖5是改變設置調節線性均衡器的高低頻增益交流分析圖；

圖6是傳統的電阻電容源極負反饋線性均衡器的瞬態眼圖；

圖7是本發明加入電感后的線性均衡器瞬態眼圖。

具體實施方式

本發明所列舉的實施例，只是用于幫助理解本發明，不應理解為對本發明保護范圍的限定，對于本技術領域的普通技術人員來說，在不脫離本發明思想的前提下，還可以對本發明進行改進和修飾，這些改進和修飾也落入本發明權利要求保護的范圍內。

下面結合附圖和具體實施例對本發明作進一步詳細的說明。

本發明引入電感峰化技術，利用電感和輸出節點電容諧振，進一步拓展帶寬。圖3是本發明一種適用于高速串行接口的線性均衡器，包括由第一NMOS晶體管M1，第二NMOS晶體管M2組成的差分輸入對管；由第三NMOS晶體管M3，第四NMOS晶體管M4組成的偏置電流源；由可變電阻R_S和可變電容C_S構成的電容電阻負反饋均衡電路；由電阻R_G和第五NMOS晶體管M5構成的有源電感與兩個負載電阻R_L共同形成輸出負載。

本發明的線性均衡器電路的傳輸方程為：

$H\left(s\right)=\frac{g_{m1}{R}_L}{1+g_{m1}{R}_S/2}\·\frac{1+S/{\mathrm{\ω}}_{z1}}{(1+S/{\mathrm{\ω}}_{p1})}\·\frac{1+S/{\mathrm{\ω}}_{z2}}{1+2S/{\mathrm{Q\ω}}_0+S^2/{\mathrm{\ω}}_0^2}$

式中：

|ωp1|＝(1+g_m1R_S/2)/(R_SC_S)

|ω_z1|＝1/(R_SC_S)

|ω_z2|＝2ω₀/Q

$\left|{\mathrm{\ω}}_0\right|=1/\sqrt{L_p{C}_L}$

其中g_m1為M1和M2兩個NMOS晶體管的跨導，S是拉普拉斯變換中的復頻率，R_L為負載電阻，C_L為輸出節點的總電容，包含了米勒電容的影響，R_S為源極負反饋電阻(可變電阻)，C_S為源極負反饋電容(可變電容)。

由R_G和M5構成的有源電感，根據小信號分析得到：

$L_p=\frac{C_{GS5}}{2g_{m5}}(R_G-\frac{1}{g_{m5}})$

本發明實施的線性均衡器會產生高于通道帶寬的零點，這兩個零點分別有可變電容C_S和電感L_P產生。這樣就能夠實現低頻小增益，高頻大增益，最終會提升電路的高頻特性，提高有效帶寬。

圖4是本發明可變電容電阻實現電路圖。在標準CMOS工藝下，可變電阻R_S可以由一個工作在深線性區的MOS管實現，即在MOS管柵極接控制電壓V_ctrl來控制管子的打開與關斷，管子打開之后溝道反型層的厚度來改變電阻的大小。當管子打開后，即處于深線性區，其等效電阻阻值為：

$R_{ON}=\frac{1}{{\mathrm{\μ}}_n{C}_{ox}\frac{W}{L}{(V_{GS}-V_{TH})}^2}$

隨著柵源電壓的增大，溝道電阻減小。

可變電容C_S采用壓控的MOS變容管M6實現。當控制電壓V_ctrl降低時，MOS變容管M6關斷，此時可變電阻阻值等于R_S，MOS變容管M7，M8的電容值最大，表現在傳輸方程中為零點最小，低頻出現衰減，增益提升最大。隨著V_ctrl的增加，可變電阻的阻值減小，同時MOS變容管M7，M8的電容值也減小，在傳輸方程中表現為零點增大，增益提升減小。當V_ctrl超出了MOS變容管M6的調諧范圍時，MOS變容管M7，M8的電容值不再隨V_ctrl的增加而減小，可變電阻也不再減小，故而零點不再增大。但是由于可變電阻的減小，使得低頻部分增益提升，從而使得增益提升減小。

圖5是改變設置調節線性均衡器的高低頻增益交流分析圖，改變源極負反饋電阻和電容的值將產生不同的頻率響應。減小源極負反饋電阻的阻值能夠提高低頻部分的增益，增大源極負反饋電容的容值能夠提高高頻部分的增益，最大可以將高頻增益提高到比低頻增益約20dB。

圖6、圖7為傳統線性均衡器與采用電感峰化技術后的瞬態眼圖，與傳統結構相比，本發明提出的均衡器將眼高從400mV左右提高到900mV，輸出抖動從0.32UI降低為0.22UI。本發明的線性均衡器在-55℃到125℃，電壓拉偏±10％情況下均衡正常工作。