一種可實現異或門或者同或門復用的電路的制作方法
【技術領域】
[0001]本實用新型公開了一種可實現異或門或者同或門復用的電路，屬于集成電路的技術領域。
【背景技術】
[0002]在集成電路領域的加密解密運算中，異或門和同或門是大量使用的邏輯門電路，由此使得它們在電路版圖上占據了相當一部分的面積。申請號為200510075399.0的發明設計了一種AES加解密電路優化方法以及復用Sbox模塊，通過使加解密電路共用一個Sbox模塊以減少電路規模并降低電路功耗和面積;現有的加解密運算電路大多采用單獨的異或門或同或門，鮮有實現異或門或者同或門結構復用的電路。亟待設計一種可復用的邏輯門電路，使得組成異或門和同或門的晶體管可以重復利用，以減少整個電路系統晶體管的數量，從而達到減小版圖面積和電路功耗的目的。
【實用新型內容】
[0003]本實用新型所要解決的技術問題是針對上述【背景技術】的不足，提供了一種可實現異或門或者同或門復用的電路，實現了異或門或者同或門電路的簡單復用，減少了整個電路系統的晶體管數量，從而減小版圖面積以及電路功耗，解決了加解密運算電路中異或門/同或門電路復用的技術問題。
[0004]本實用新型為實現上述實用新型目的采用如下技術方案:
[0005]一種可實現異或門或者同或門復用的電路，包括級聯的復合邏輯門電路和二選一選通電路，所述復合邏輯門電路包括:或非門單元和與或非門單元及第一反相器，所述或非門單元的輸入端和與或非門單元的輸入端分別接兩路輸入信號，或非門單元輸出端接與或非門單元控制端，與或非門單元輸出端連接第一反相器輸入端并輸出異或運算結果，第一反相器輸出端輸出同或運算結果，二選一選通電路選通由或非門單元和與或非門單元組成的異或門單元或者由或非門單元和與或非門單元及第一反相器組成的同或門單元；
[0006]其中，
[0007]所述或非門單元包括:第一 PMOS管、第二 PMOS管、第一匪OS管、第二 NMOS管，所述與或非門單元包括:第三PMOS管、第四PMOS管、第五PMOS管、第三匪OS管、第四匪OS管、第五NMOS 管，
[0008]所述第一PMOS管的柵極接第一路輸入信號，源極接電源，漏極接第二 PMOS管源極，
[0009]所述第二PMOS管的柵極接第二路輸入信號，漏極與第一 NMOS管漏極及第二WOS管漏極并接后作為或非門單元的輸出端，
[0010]所述第一NMOS管的柵極接第一路輸入信號，源極接地，
[0011 ]所述第二 NMOS管的柵極接第二路輸入信號，源極接地，
[0012]所述第三PMOS管的柵極接第一路輸入信號，源極與第四PMOS管源極及第五PMOS管漏極連接，漏極與第四PMOS管漏極及第三NMOS管漏極以及第五NMOS管漏極并接后作為與或非門單元的輸出端，
[0013]所述第四PMOS管柵極接第二路輸入信號，
[0014]所述第五PMOS管的柵極與第五NMOS管柵極并接后作為與或非門單元的控制端，源極接電源，
[0015]所述第三NMOS管的柵極接第一路輸入信號，源極接第四NMOS管漏極，
[0016]所述第四NMOS管的柵極接第二路輸入信號，源極接地，
[0017]所述第五NMOS管的源極接地。
[0018]作為所述可實現異或門或者同或門復用的電路的進一步優化方案，所述二選一選通電路，包括:第二反相器、第三反相器、第一傳輸門、第二傳輸門，其中:
[0019]所述第三反相器的輸入端接控制信號，輸出端與第一傳輸門的一個控制端及第二傳輸門的一個控制端連接；
[0020]所述第一傳輸門的輸入端接與或非門單元輸出端，另一控制端接第二傳輸門的另一控制端，輸出端接第二反相器輸入端；
[0021]所述第二傳輸門的輸入端接第一反相器輸出端，輸出端接第二反相器輸入端；
[0022]所述第二反相器輸出異或運算結果或者同或運算結果。
[0023]進一步的，所述可實現異或門或者同或門復用的電路中，所述第一反相器、第二反相器、第三反向器均為CMOS反相器，所述第一傳輸門、第二傳輸門均為CMOS傳輸門。
[0024]再進一步的，所述可實現異或門或者同或門復用的電路中，所述CMOS反相器，包括:一個PMOS管和一個匪OS管，PMOS管源極接電源，NMOS管源極接地，PMOS管柵極與NMOS管柵極并接后作為反相器的輸入端，PMOS管漏極與NMOS管漏極并接后作為反相器的輸出端。
[0025]更進一步的，所述可復用的異或門/同或門電路中，所述CMOS傳輸門，包括:一個PMOS管和一個NMOS管，PMOS管漏極與NMOS管漏極并接后作為CMOS傳輸門的輸入端，PMOS管源極與匪OS管源極并接后作為CMOS傳輸門的輸出端，PMOS管柵極和匪OS管柵極分別作為CMOS傳輸門的一個控制端。
[0026]本實用新型采用上述技術方案，具有以下有益效果:
[0027](I)本實用新型設計的實現異或門或者同或門復用的電路，包括級聯的復合邏輯門電路以及二選一選通電路，通過二選一選通電路實現了異或門或者同或門電路的簡單復用，當二選一選通電路控制信號為低電平時實現異或邏輯，當二選一選通電路控制信號為高電平時實現同或邏輯，減少了整個電路系統的晶體管數量，從而減小版圖面積以及電路功耗；
[0028](2)復合邏輯門電路包括:或非門單元和與或非單元組成的異或門以及第一反相器，復合邏輯門電路既輸出異或又輸出同或，二選一選通電路則根據控制信號S的邏輯電平選擇異或或者同或輸出，僅包括10個管子的異或單元相對于傳統的12管異或單元減少了管子的數量，并減低了電路功耗。
【附圖說明】
[0029]圖1是可實現異或門或者同或門復用的電路。
[0030]圖2是可實現異或門或者同或門復用的電路的框圖。
[0031]圖中標號說明:P1至PlO為第一PMOS管至第十PMOS管，NI至NlO為第一匪OS管至第十NMOS管。
【具體實施方式】
[0032]下面結合附圖對實用新型的技術方案進行詳細說明。
[0033]本實用新型提供了一種如圖1、圖2所示的基于兩級電路連接的邏輯門電路，實現了異或門和同或門的可復用。第一級電路是一個異或門/同或門的復合邏輯門電路，包括:由第一PMOS管Pl、第二PMOS管P2、第一匪OS管N1、第二匪OS管N2組成的或非門單元，由第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5組成的與或非門單元，以及，第六PMOS管P6、第六WOS管N6組成的第一反相器INVl;第二級電路是一個二選一選通電路，包括:第八PMOS管P8、第八匪OS管N8組成的第一傳輸門TGl，第七PMOS管P7、第七NMOS管N7組成的第二傳輸門TG2，第九PMOS管P9、第九NMOS管N9組成的第二反相器INV2，第十PMOS管P10、第十NMOS管NlO組成的第三反相器INV3。
[0034]第一級電路中，第一PMOS管Pl和第二PMOS管P2串聯，第一匪OS管NI和第二匪OS管N2并聯，它們一起構成了一個或非門單元。第一 PMOS管Pl的源級連接電源VDD，柵極連接輸入信號A，漏極與第二 PMOS管P2的源級短接。第二 PMOS管P2的柵極連接輸入信號B，漏極與第一 NMOS管NI的漏極和第二 NMOS管N2的漏極短接。第一 NMOS管NI的柵極連接輸入信號A，第二匪OS管N2的柵極連接輸入信號B，第一 NMOS管NI的源極和第二匪OS管N2的源級共同連接電源地VSS ο第三PMOS管P3和第四PMOS管P4并聯，然后和第五PMOS管P5串聯，第三NMOS管N3和第四匪OS管N4串聯，然后和第五匪OS管N5并聯，它們一起構成了一個與或非門單元。第五PMOS管P5的源級連接電源VDD，漏極與第三PMOS管P3的源極和第四PMOS管P4的源級短接，柵極與第五NMOS管N5的柵極共同連接到第二 PMOS管P2的漏極。第三PMOS管P3的柵極連接輸入信號A，第四PMOS管P4的柵極連接輸入信號B，第三匪OS管N3的柵極連接輸入信號A，第四匪OS管N4的柵極連接輸入信號B。第三匪OS管N3的源級與第四匪OS管N4的漏極短接，第四匪OS管N4的源極和第五匪OS管N5的源級共同連接電源地VSS。第三NMOS管N3的漏極和第五NMOS管N5的漏極及第三PMOS管P3的源極以及第四PMOS管P4的漏極短接在一起，并引出本級的一個輸出信號Y。第六PMOS管P6和第六NMOS管N6串聯，構成第一反相器INVUY經第一反相器INVl，引出本級的另一個輸出信號YN。
[0035]第二級電路中，第八PMOS管P8和第八匪OS管N8并聯，即第八PM