用于模數轉換器的微處理器輔助校準的制作方法
【專利說明】
[0001 ]優先權數據
[0002] 本專利申請接收受益于或要求于2014年12月17日提交的題為"DIGITALLY ASSISTED TECHNIQUES FOR ANALOG-TO-DIGITAL CONVERTERS" 的美國臨時申請62/093391 的優先權。該臨時申請通過引用整體結合到本文中。
技術領域
[0003] 本發明涉及集成電路的領域，尤其是用于模數轉換器的數字輔助技術。
【背景技術】
[0004] 在許多電子應用中，模擬輸入信號轉換為數字輸出信號(例如，用于進一步的數字 信號處理）。例如，在精度測量系統中，電子裝置被設置有一個或多個傳感器以進行測量，并 且這些傳感器可以產生模擬信號。該模擬信號然后將被提供到模數轉換器(ADC)作為輸入， 以產生數字輸出信號，以便進一步處理。在另一種情況中，天線基于在空氣中攜帶信息/信 號的電磁波產生模擬信號。由天線產生的模擬信號隨后作為輸入提供到ADC以產生數字輸 出信號，以便進一步處理。
[0005] ADC可以應用于許多地方，諸如寬帶通信系統、音響系統、接收器系統等。ADC可以 轉換表示現實世界的現象(例如，光，聲，溫度或壓力）的模擬電信號，用于數據處理的目的。 設計ADC是不平凡的任務，因為每個應用程序可在性能、功耗、成本和尺寸具有不同的需求。 ADC用于廣泛的應用，包括通信、能源、醫療、儀器儀表和測量、電機和電源控制、工業自動化 和航空航天/國防。隨著需要ADC的應用增長，需要準確而可靠的轉換性能也隨之增加。
[0006] -般而言，ADC是將由模擬信號攜帶的連續物理量轉換為表示該量的振幅(或攜帶 該數字值的數字信號）的數字值的電子設備。ADC典型地由構成集成電路或芯片的許多設備 組成。ADC通常由下述應用要求定義：它的帶寬（它可以正確地轉換為數字信號的頻率范 圍），其分辨率(最大模擬信號可劃分并表示數字信號的離散電平的數目），其信號對噪聲比 (相對于所述ADC引入的噪聲信號，ADC如何準確測量hADC具有許多不同的設計，其可根據 應用的要求來選擇。在許多情況下，設計滿足應用要求并同時提供足夠性能的ADC是不平凡 的。
【發明內容】
[0007] 模數轉換器(ADC)可具有影響其性能的誤差，特別是它們的(有效)解析。速度和分 辨率通常存在折衷，其中，更高速的ADC傾向于具有較低的分辨率。當ADC的速度變快時，需 要采取措施以補償或校正這些錯誤更高，從而ADC不獲得速度而損失分辨率。為了改進性 能，許多技術已用于補償或校正錯誤。當ADC用亞微米技術實現時，模數轉換器可以容易并 方便地配備片上微處理器，用于執行多種數字功能。片上微處理器和任何合適的數字電路 可以實現豐富的功能用于減少這些誤差，使某些不希望的偽像被減少，并提供高度可配置 的ADC的靈活平臺。片上微處理器特別有用于隨機時間交錯ADC。此外，隨機抽樣的ADC可以 并行地添加到主ADC(例如，隨機時間交錯ADC)，用于校準目的。此外，整個系統可包括有效 的實施方式，用于校正ADC(例如，多級ADC)中的誤差。
【附圖說明】
[0008] 為了提供本公開內容和其特征和優點的更完整理解，可結合附圖參考下面的描 述，其中，類似的參考數字表示相同的部件，其中：
[0009] 圖1示出根據本公開的一些實施例的示例性逐次逼近ADC;
[0010]圖2示出根據本公開的一些實施例，用于SAR ADC的示例性內部DAC;
[0011] 圖3示出根據本公開的一些實施例的示例性分級ADC;
[0012] 圖4示出根據本公開的一些實施例的兩個示例性流水線型ADC;
[0013]圖5示出根據本公開的一些實施例的示例性5：-A調制器；
[0014] 圖6示出根據本公開的一些實施例的示例性的二階5：-A調制器；
[0015] 圖7A示出具有兩個子ADC的示例性時間交錯ADC，以及圖7B示出示出用于圖7A的示 例性時間交錯ADC的采樣邊緣的時序圖。
[0016] 圖8示出具有專用和專門的模擬或數字處理電路的常規ADC芯片的示例性布局； [0017]圖9示出根據本公開的一些實施例，具有片上微處理器的ADC芯片的示例性布局；
[0018]圖10示出根據本公開的一些實施例，具有轉換器和片上微處理器的系統圖；
[0019]圖11示出根據本公開的一些實施例，具有轉換器、片上微處理器和時鐘發生器的 系統圖；
[0020] 圖12示出根據本公開的一些實施例的流水線ADC的示例性階段；
[0021] 圖13-18示出根據本公開的一些實施例的一系列示例性電壓曲線，其示出流水線 ADC內的操作以及一個或多個可能的誤差源；
[0022] 圖19示出根據本公開的一些實施例，具有6個階段，配備有抖動注入的示例性流水 線 ADC;
[0023] 圖20示出根據本公開的一些實施例，可用于校準的關聯方案；
[0024]圖21示出根據本公開的一些實施例的增益誤差校正方案；
[0025]圖22示出根據本公開的一些實施例的另一增益誤差校正方案；
[0026]圖23A-B示出根據本公開的一些實施例，適于由片上uP執行的示例性校準功能； [0027]圖24示出根據本公開的一些實施例，具有片上uP的示例性交錯ADC的示例性系統 圖；
[0028]圖25示出根據本公開的一些實施例，用于閃速ADC校準和流水線級校準的示例性 硬件流；
[0029]圖26示出根據本公開的一些實施例，用于脈動減法和示例性積累和抽取塊的示例 性硬件流；
[0030]圖27不出根據本公開的一些實施例的相鄰子ADC的米樣；
[0031 ]圖28不出根據本公開的一些實施例的參考和相鄰子ADC的米樣;和
[0032]圖29示出根據本公開的一些實施例，示例性片上uP與所述芯片的連接以與其余部 分進行通信。
【具體實施方式】
[0033] 理解模數轉換器(ADC)
[0034]具有許多種類的ADC，每個旨在輸出提供到ADC的模擬輸入的數字表示。下面的段 落討論幾個這樣的種類。
[0035] ADC的一個示例種類是逐次逼近寄存器模數轉換器(SAR ADChSAR ADC通常用于 數據采集應用，特別是其中多個信道被數字化。圖1示出根據本公開的一些實施例的示例性 逐次逼近ADC。在一個示例中，在斷言⑶NVERTSTART命令時，取樣與保持（SHA)置于保持模 式，以及除了設置為"1"的MSB，逐次逼近寄存器(SAR)的所有位都復位為"0"。SAR輸出驅動 內部數模轉換器(DAC)。如果DAC輸出大于模擬輸入，在SAR中的該位復位，否則它留下設置。 下一個最高有效位然后被設置為"1"。如果DAC輸出大于模擬輸入，在SAR中的該位復位，否 則它留下設置。該過程依次對于每個位重復。當所有的位已在適當時確定、測試、重置，SAR 的內容對應于模擬輸入的值，以及轉換完成。這些比特"試驗"可以形成基于串行輸出版本 SAR ADC的基礎。除了這個的其他算法可用于產生模擬輸入的數字表示。SARADC的精度可受 內部DAC的精度的影響。圖2示出根據本公開的一些實施例，用于SAR ADC的示例性內部DAC。 示例性內部DAC(使用開關電容或電荷再分配技術所示)可確定SAR ADC的整體精度和線性。 即使采用精確光刻，電容器的匹配并不總是完美的，并且如果未被剪掉會降低SAR ADC的性 能。
[0036] ADC的另一個示例種類是流水線ADC，其通常歸類為高速ADC(例如，具有高于5每秒 百萬樣本(MSPS)或甚至高于10MSPS的取樣速率）。流水線型ADC通常用于視頻、抽樣無線電 應用、儀器儀表(數字示波器，數字頻譜分析儀)等。流水線ADC具有在其子區域ADC中的起 源。圖3示出根據本公開的一些實施例的示例性分級ADC。如由這個例子示出，分級ADC有兩 個階段:MSB子ADC(SADC)中N1位的"粗"轉換，接著在LSB SADC中N2位的"精"轉換。N1位"粗" 轉換由N1位子DAC(SDAC)轉換回成模擬信號，并從保持的模擬信號中減去，和放大以產生殘 余信號。將殘余信號然后施加到N2位SADC體。通常情況下，為了子區域架構滿意地操作，N1 SADC和SDAC優于N位準確性(N=N1+N2)。殘余信號偏移和增益經過調整，使其充滿N2 SADC， 以避免遺漏碼。在N2 SADC中的任何非線性或漂移也將引起失碼，如果它超過1 LSB參考N 位。當階段間校準不正確時，缺少的代碼將出現在整個ADC轉換函數。為了增加分級ADC的速 度，引入流水線ADC。圖4示出根據本公開的一些實施例的兩個流水線ADC。流水線ADC具有數 字校正的子區域結構，其中，所述兩個階段的每個操作二分之一的轉換周期的數據，然后在 采樣時鐘的下個階段之前將它的殘余輸出傳遞到下一個階段。在頂端圖(A)中，兩個流水線 階段使用階段間跟蹤和保持(T/H)，以提供階段間增益，并給予每個階段一定時間量，以在 其輸入處理信號。當第一階段轉換完成時，階段間T/H用作模擬延遲線-它被定時進入保持 模式。這允許內部SADC、SDAC和放大器的更多沉降時間，并且允許流水線變換器在比非流水 線版本高地多的總采樣率進行操作。術語操作"流水線"指在任何給定的時鐘周期一個階段 處理之前階段的數據的能力。在特定時鐘周期的每個階段結束時，給定階段的輸出被傳遞 到使用T/H功能的下一個階段，新的數據被移入該階段。在"流水線"中除了最后階段的所有 的數字輸出可以存儲在適當數量的移位寄存器中，以便到達校正邏輯的數字數據對應于相 同的樣本。在底部圖（B)中，可替代架構，乘法DAC用于提供適量的階段間增益以及減法功 能。在流水線ADC中，T/H放大器的時鐘的階段對于實現所需性能是重要的。本領域技術人員 可理解:流水線ADC具有許多不同的實現或設計。例如，一些流水線ADC使用閃存器作為構建 塊，但一些ADC利用其它硬件架構用于各個ADC。閃存轉換器利用平行比較器，每個工作在由 電阻梯形網絡確定的略有不同的參考電壓。
[0037]然而，ADC中另一種種類是2-AADC，其往往用于精密工業測量、話音頻帶和音頻 應用空間。在A模數轉換器中使用的概念是過采樣、噪聲整形、數字濾波和抽取。在傳統 "奈奎斯特"操作的噪聲頻譜中，其中ADC輸入信號落在dc和fs/2之間，并且量化噪聲均勻擴 展在相同的帶寬。過采樣的過程(隨后數字濾波和抽取)增加了奈奎斯特帶寬(dc-fs/2的區 域）內的信噪比（SNR)。此外，當使用2-A調制器時，量化噪聲可以成型，是的大多數發生在 關注的帶寬之外，從而進一步增加 dc-fs/2區域中的SNR。圖5示出根據本發明的一些實施例 的示例性△調制器。示例性調制器包括1位ADC(例如，比較器)和1位DAC(例如，開關）。雖 然有若干多位A ADC，使用單比特調制器的那些具有固有的優良差分線性的優點。調制 器的輸出是1位數據流。該調制器可以通過充當信號的低通過濾器和量化噪聲的高通過濾 器而實現噪聲整形功能。雖然簡單的一階單位A ADC是固有線性和單調的（由于1位ADC 和1位DAC)，它并沒有為高分辨率應用提供足夠的噪聲整形。增加調制器中積分器的數目 (類似于添加極點到過濾器)提供更多的噪聲整形，而以更復雜的設計作為代價。圖6表示根 據本發明的一些實施例的示例性二階S-A調制器。除了示出體系結構，附圖還示出噪聲整 形特性相比于一階調制器的改善。高階調制器(大于第三階)難以穩定并呈現顯著的設計挑 戰。
[0038]然而，ADC的另一個種類是時間交錯ADC，其中ADC具有M多個子ADC(任何合適的體 系結構），其在整個系統采樣率的1/M的采樣率運行。結果急劇增大以增加整體ADC的采樣 率。許多(低速)ADC可以時間交錯的方式并行地在序列中運行，使用適當的計時以增加有效 組合的ADC采樣速率。圖7A示出具有兩個子ADC的示例性時間交錯ADC，以及圖7B示出示出用 于圖7A的示例性時間交錯ADC的采樣邊緣的時序圖。具體地，圖7A示出具有兩個子ADC(ADC_ 0和ADC_1)的時間交錯ADC的示例，每個能產生每秒Y百萬個樣本(MS/s)。在一起時，使用圖 7B所示的適當時鐘，兩個子ADC可以提供高達2*Y MS/s的整體采樣率。適當的時鐘可以由時 鐘發生器（"clock gen"塊)提供，以產生具有不同相位的時鐘信號或選擇信號qO和ql，以交 替地選擇子ADC，用于將模擬輸入信號轉換成數字輸出。返回參照圖7A，兩個子ADC(ADC_0和 ADC_1)交替（即，按照連續順序或按照固定順序)采樣輸入信號Vin，并分別產生相應的數字 輸出(Douto和Douti)，然后將其通過數字組合（"dig combiner"塊)合并，用于產生Y MS/s數字 輸出Dcmt。在本示例中，子ADC根據固定的順序操作[...ADC_0，ADC_1，ADC_0，ADC_1，ADC_0， ADC_1，...]操作，例如以循環方式。具有兩個子ADC的時間交錯ADC在本文被描述為用于理 解時間交錯ADC的操作的示例，，并且不旨在限制本公開。具有多于兩個子ADC的其它時間交 錯ADC由本公開所設想。此外，具有三個或更多子ADC的時間交錯ADC可以以固定順序、隨機 序列或偽隨機序列進行操作。
[0039]兩個或更多ADC可以根據隨機序列或偽隨機序列中，交錯的時間采樣模擬輸入。在 這樣的例子中，ADC可足夠快構建，使得少至兩個ADC可以采樣隨機序列中的模擬輸入。在一 些實施例中，三個或多個ADC可以根據隨機序列或偽隨機序列時間交錯地采樣。在這樣的例 子中，一個或多個所述三個或更多的ADC可以是"忙"的，而兩個或更多個所述三個或更多的 ADC可以是"空閑"的（等待被選擇/使用）。當進行下一次采樣時，"空閑" ADC之一可隨機選自 那些"空閑"的那些，以獲取在偽隨機序列中的下一個樣本。
[0040] 然而，模數轉換器的另一種類是多級ADC，包括多級模數轉換器或者級聯的多個 ADC。每個階段通常包括ADC。階段可以使用相同或不同的ADC架構來解決數字輸出代碼的不 同部分。通常情況下，第一模數轉換級基于所述模擬輸入解析最高有效位，并產生用于第二 (第一之后）模數轉換級的輸出。輸出可以是表示模擬輸入和由特定階段產生的數字輸出 (即，由第一階段解析的最高有效位的值)之間的差的殘余。第二模數轉換級然后對殘余信 號執行模數轉換，以解析數字輸出的進一步位。第二級可以生成多階段ADC的隨后級的進一 步殘余信號。在一些情況下，逐次逼近寄存器ADC可被認為是一種多級ADC(例如，如果分段 設計被實現以使用簡單的ADC解析最高有效位，和進一步位由SAR電荷分布架構解析）。殘余 類型ADC(包括兩步ADC、算法ADC和流水線ADC)也被認為是多級ADC。雖然算法ADC可重用單 個階段，單個ADC重復使用的每個階段可被認為是多級ADC的一個階段。多級ADC的另一種形 式是多級噪聲整形A-2(MASH)ADC，包括多個階段的八-2模數轉換器或其它類型的厶0〇 (例如，閃速ADC)和A - 5： ADC的組合。
[0041] 上述ADC結構并不意在限制本公開。對于本領域技術人員，其它結構是由本公開內 容設想。
[0042] ADC的錯誤和假象
[0043]盡管電路設計的目標是設計和制造完美的ADC，但產生ADC的電路往往不健全，或 者由于制造的限制沒有完全按預期操作。有時該電路的行為也可以由于操作條件的變化偏 離預期或期望的行為，諸如溫度和襯底的老化。這些偏差往往會導致ADC有不良的誤差和假 象。對于SAR ADC，誤差的一個常見原因是內部DAC的電容的不匹配。對于A-2ADC，誤差源 包括偏移誤差、增益誤差和線性誤差。對于流水線ADC，誤差源包括比較器偏移誤差、參考電 壓的誤差、饋送至級間T/H的時鐘相位、熱噪聲、采樣時鐘抖動、電容失配、級間增益級誤差、 增益級偏置、級間增益非線性、子ADC錯誤、子DAC錯誤，等。對于交錯的ADC，各個子ADC的誤 差源出現，以及子ADC在增益、偏移、定時、帶寬之間的不匹配可以存在。
[0044] 具有ADC的片上微處理器的介紹
[0045]在傳統的ADC中，專用和專門的模擬和/或數字電路片上或片外設置ADC，以測量、 補償和/或糾正這些錯誤。在一些情況下，專用和專門的模擬或數字電路可以執行信號的 前/后處理。圖8示出具有專用和專門模擬或數字處理電路的常規ADC芯片的示例性布局。可 以從示例性芯片區域看出，芯片800的布局具有ADC 802區域，用于校準（"cal"）和/或信號 的前/后處理的模擬/數字邏輯804區域，用于存儲輸出數字數據的可選存儲器806,以及用 于產生時鐘信號的時鐘發生器808( "clock gen"）區域。提供這些專用和專門的模擬或數字 邏輯可以添加顯著的復雜性和設計時間。此外，該電路是固定的，而沒有相當可配置性。 [0046]圖9示出根據本公開的一些實施例，具有片上微處理器的改進ADC芯片的示例性布 局。可以從說明性芯片區域看出，芯片900布局中具有ADC902區域，用于進行校準和/或信號 的前/后處理的模擬/數字邏輯904區，用于執行校準和/或信號的前/后處理的至少一些部 分的片上微處理器(uP)910,用于存儲由UP 910可執行的數據和/或指令的存儲器908,以及 用于產生時鐘信號的時鐘發生器906( "clock gen"）區域，。
[0047]在本公開的情況下，片上uP(例如，片上uP 910)-般包括可以執行處理單元或中 央處理單元的功能的電路。片上uP可以包括一個或多個算術邏輯單元(ALU)作為計算單元， 其可執行諸如加、減、乘、AND、OR、XOR等的操作。片上uP可以包含寄存器文件或某種形式的 存儲器，用于存儲狀態，數據等。片上uP可以包括控制邏輯部分，其可以從存儲器中檢索指 令操作碼，并啟動由一個或多個ALU執行的操作順序。片上uP可包括用于訪問從芯片的其他 部分的數據和/或指令的接口，例如，如來自ADC的數據。片上uP也可包括用于在芯片的其它 部分中寫入數據的接口。片上uP可包括ADC或任何專用電路可用于喚醒片上uP和/或觸發片 上uP的特定功能的一個或多個中斷。
[0048]提供片上uP的一個重要優點是uP優于常規ADC(例如，如在圖8中所示）的靈活性。 另一個重要優點在于：片上uP具有一組計算單元，容易用于執行校準和/或前/后處理信號 的部分，使得片上UP高度適合于提供用于輔助ADC的數字功能。片上的uP可以比片外uP快得 多的方式與ADC進行通信。uP也可以使它容易地容納體系結構，其中片上uP可以作為中央控 制器，用于數字控制芯片的各個部分(包括ADC和數字/模擬邏輯）。例如，uP可用于解決ADC 系統的故障機制(鎖相環鎖，超出范圍條件等）。在一些實施例中，uP可以執行控制類功能， 其可以有利控制ADC的時鐘/采樣，以限制ADC(或任何合適系統）的雜散發射。
[0049] 片上微處理器的靈活性
[0050]不必依賴于專用和專用電路固定片上，片上uP可以被配置為執行任何適當的指 令，以執行期望的操作。這提供了能夠提供一個芯片的技術優勢，該芯片能適應具有不同需 求集的很多應用。一般而言，片上uP提供在和ADC本身的相同半導體基片上上。片上uP可以 提供不同程度的可配置性，而無需硅變化。在一些情況下，片上uP可以預先加載代碼設計的 不同塊，經設計用于不同應用，例如，非易失性存儲器(NVM)、只讀存儲器(ROM)。保險絲可用 于提供由uP執行的所需代碼塊的選擇，例如在送交制造之后，在芯片被交付給客戶之前出 廠時，或在使用芯片之前的客戶現場。一個或多個信號或引腳也可用于選擇(一次或多次） 所需的代碼塊，以由uP執行。在一些實施例中，還可以提供接口，以允許該芯片的用戶加載 一個或多個代碼塊到（易失性)存儲器，以由uP執行。有效地，由uP執行用于輔助ADC的功能 可以改變或升級，而無硅變化。該優點可用于更新或改變所執行的校準算法，數字/模擬邏 輯的操作，和/或執行用于信號預處理/后處理的操作。片上uP的可配置性和與之配套的片 上存儲器還允許不同的參數和/或變量按需求被設置/配置/更新，例如以適應不同的操作 條件、芯片的不同環境(隨時間）和不同的應用需求。
[00511概括地說，到uP的接口可以允許ADC的特性或參數被改變。例如，到uP的接口可以 配置ADC以在不同的操作模式下運行(例如，測試模式、高功率模式、低功率模式、高性能模 式、低性能模式、高頻模式、低頻模式等）。到uP的接口也可以允許ADC的配置打開或關閉在 ADC內的某些信道，改變ADC的分辨率，調整ADC的動態范圍等。此外，到uP的接口可以允許某 些功能，例如錯誤的日志記錄，異常事件等，以及訪問片上或片外存儲器可以訪問日志。在 一些情況下，到uP的接口可以允許用戶選擇一個或多個預設功能和/或參數，用于某些應 用。
[0052]校準技術是隨著轉換器分辨率繼續增長較高和/或轉換器速度繼續增長更快而不 斷變化的。例如，應用到6位或8位轉換器的先前技術不太可能適用于12位、14位、16位、18位 (或多個)轉換器。在此描述的一些校準功能可以解決不斷增加的要求的問題，這可導致更 復雜或專門用于不同應用的校準功能。出于這個原因，具有靈活平臺用于配置校準以滿足 不同應用需求集合可能特別有利。例如，專門校準函數可以被選擇性地施加以將性能推進 更高，這取決于應用。
[0053] 隨著技術節點變得越來越小，邁向更加數字化的處理
[0054] 一般而言，許多傳統架構使用專門的模擬硬件而不是使用片上uP實現校準功能， 或架構實現專門的數字硬件，而不是使用片上uP。在使用專門電路實現功能與使用片上uP 實施功能之間具有一些權衡。在一個例子中，專用電路可以更快，并比片上UP功耗更低。在 另一示例中，專用電路會比提供片上UP占用芯片校少面積。在又一示例中，專用電路是固定 的，遠不如由片