一種基于FinFET器件的時鐘控制觸發器的制造方法
【技術領域】
[00011本發明涉及一種時鐘控制觸發器，尤其是涉及一種基于FinFET器件的時鐘控制觸 發器。
【背景技術】
[0002] 觸發器屬于數字電路較為基礎的電路之一，在數字電路中扮演著重要的角色。時 序邏輯電路由存儲電路和組合邏輯構成，存儲部件用于保持時序邏輯電路的邏輯狀態，觸 發器作為一種存儲電路，在數字電路系統中起著重要作用。隨著VISL技術的不斷進步，數字 系統的運行速度和功耗要求不斷提高，對觸發器性能的要求也更加苛刻，要求觸發器應該 具有低功耗和短延時。觸發器的速度、功耗以及面積等的性能將直接影響到整個集成電路 的整體性能。
[0003] 延時、功耗和功耗延時積是體現觸發器性能的主要三個因素，優化這三個因素可 以優化觸發器的性能從而提高整體系統的性能，其中，功耗延時積為功耗和延時的乘積，單 位為焦耳，因此功耗延時積是能量的衡量，可以作為一個開關器件性能的度量。在功耗延時 積基本不變的情況下，面積也是制約電路一個重要因素。
[0004] FinFET管(鰭式場效晶體管，Fin Field-Effect Transistor)是一種新的互補式 金氧半導體(CMOS)晶體管，具有功耗低，面積小的優點。鑒此，設計一種在不影響電路性能 的情況下，電路面積、延時、功耗和功耗延時積均較小的基于FinFET器件的時鐘控制觸發器 具有重要意義。
【發明內容】
[0005] 本發明所要解決的技術問題是提供一種在不影響電路性能的情況下，電路面積、 延時、功耗和功耗延時積均較小的基于FinFET器件的時鐘控制觸發器。
[0006] 本發明解決上述技術問題所采用的技術方案為:一種基于FinFET器件的時鐘控制 觸發器，包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第一反相器、第 二反相器、第三反相器、第四反相器、第五反相器和第六反相器;所述的第一 FinFET管和所 述的第三FinFET管為P型FinFET管，所述的第二FinFET管和所述的第四FinFET管為N型 FinFET管;所述的第一反相器和所述的第二反相器的電路結構相同，所述的第三反相器和 所述的第五反相器的電路結構相同，所述的第四反相器和所述的第六反相器的電路結構相 同；所述的第一反相器的輸入端為所述的時鐘控制觸發器的時鐘信號輸入端，所述的第一 反相器的輸出端、所述的第二反相器的輸入端、所述的第二FinFET管的前柵和所述的第三 FinFET管的背柵連接，所述的第二反相器的輸出端、所述的第一 FinFET管的前柵和所述的 第四FinFET管的背柵連接，所述的第一 FinFET管的源極和所述的第三FinFET管的源極均接 入電源，所述的第二FinFET管的源極接地，所述的第一FinFET管的背柵和所述的第二 FinFET管的背柵連接且其連接端為所述的時鐘控制觸發器的信號輸入端，所述的第一 FinFET管的漏極、所述的第二FinFET管的漏極、所述的第三反相器的輸出端、所述的第四反 相器的輸入端、所述的第三FinFET管的前柵和所述的第四FinFET管的前柵連接，所述的第 三反相器的輸入端和所述的第四反相器的輸出端連接，所述的第三FinFET管的漏極、所述 的第四FinFET管的漏極、所述的第五反相器的輸出端和所述的第六反相器的輸入端連接且 其連接端為所述的時鐘控制觸發器的正相信號輸出端，所述的第四FinFET管的源極接地， 所述的第五反相器的輸入端和所述的第六反相器的輸出端連接且其連接端為所述的時鐘 控制觸發器的反相信號輸出端;所述的第一 FinFET管和所述的第三FinFET管的鰭的數量為 4,所述的第二FinFET管和所述的第四FinFET管的鰭的數量為2。
[0007] 所述的第一 FinFET管、所述的第二FinFET管、所述的第三FinFET管和所述的第四 FinFET管均為高閾值FinFET管。該電路中高閾值N型FinFET管具有"與功能"，相當于兩個同 柵N型FinFET管串聯，高閾值P型FinFET管具有"或功能"，相當于兩個同柵P型FinFET管串 聯，減少了 FinFET管的個數，在保證電路性能的基礎上，由于減少了晶體管的串聯情況，電 路延時得到了進一步優化。
[0008] 所述的第一 FinFET管、所述的第二FinFET管、所述的第三FinFET管和所述的第四 FinFET管的閾值電壓為0.6V。該電路的閾值電壓較高，漏功耗得到了極大地優化，電路工作 速度稍微變慢，但是對電路性能影響并不明顯。
[0009] 所述的第一反相器包括第五FinFET管和第六FinFET管，所述的第五FinFET管為P 型FinFET管，所述的第六FinFET管為N型FinFET管;所述的第五FinFET管的源極、所述的第 五FinFET管的背柵和所述的第六FinFET管的背柵均接入電源，所述的第五FinFET管的前 柵和所述的第六FinFET管的前柵連接且其連接端為所述的反相器的輸入端，所述的第五 FinFET管的漏極和所述的第六FinFET管的漏極連接且其連接端為所述的反相器的輸出端， 所述的第六FinFET管的源極接地，所述的第五F inFET管的鰭的數量為2，所述的第六F inFET 管的鰭的數量為1;所述的第三反相器包括第七FinFET管和第八FinFET管，所述的第七 FinFET管為P型FinFET管，所述的第八FinFET管為N型FinFET管；所述的第七FinFET管的源 極、所述的第七FinFET管的背柵和所述的第八FinFET管的背柵均接入電源，所述的第七 FinFET管的前柵和所述的第八FinFET管的前柵連接且其連接端為所述的反相器的輸入端， 所述的第七FinFET管的漏極和所述的第八FinFET管的漏極連接且其連接端為所述的反相 器的輸出端，所述的第八F inFET管的源極接地，所述的第七F i nFET管的鰭的數量為1，所述 的第八FinFET管的鰭的數量為1;所述的第四反相器包括第九FinFET管和第十FinFET管，所 述的第九FinFET管為P型FinFET管，所述的第十FinFET管為N型FinFET管；所述的第九 FinFET管的源極、所述的第九FinFET管的背柵和所述的第十FinFET管的背柵均接入電源， 所述的第九FinFET管的前柵和所述的第十FinFET管的前柵連接且其連接端為所述的反相 器的輸入端，所述的第九FinFET管的漏極和所述的第十FinFET管的漏極連接且其連接端為 所述的反相器的輸出端，所述的第十FinFET管的源極接地，所述的第九FinFET管的鰭的數 量為4,所述的第十FinFET管的鰭的數量為2。
[0010] 所述的第一 FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四 FinFET管、所述的第七FinFET管、所述的第八FinFET管、所述的第九FinFET管和所述的第十 FinFET管為高閾值FinFET管，所述的第五FinFET管和所述的第六FinFET管為低閾值FinFET 管。該電路低閾值FinFET管能夠能保證電路的工作速度，電路延時較小，高閾值能夠降低漏 功耗，低閾值反相器，電路工作速度快，能夠提供延時較小的時鐘信號，功耗稍大，高閾值反 相器，相對低閾值反相器，主要作用是在保證電路性能的基礎上，降低的該反相器的漏功 耗。
[0011] 所述的第一 FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四 FinFET管、所述的第七FinFET管、所述的第八FinFET管、所述的第九FinFET管和所述的第十 FinFET管均為0.6V，所述的第五FinFET管和所述的第六FinFET管的閾值電壓均為0.1 V。該 電路中低閾值反相器閾值電壓〇. IV，用來保證時鐘信號較好，高閾值反相器為來降低電路 功耗。
[0012] 與現有技術相比，本發明的優點在于通過第一反相器和第二反相器構成時鐘控制 部分，第三反相器、第四反相器、第一 FinFET管和第二FinFET管構成主鎖存器，第五反相 器、第六反相器、第三FinFET管和第四FinFET管構成從鎖存器;主鎖存器的工作狀態由時鐘 控制觸發器的時鐘信號輸入端輸入的時鐘信號控制，當該時鐘信號為低電平（即0)時，第一 FinFET管和第二FinFET管工作，主鎖存器整體相當于一個反相器，主鎖存器中的各節點電 容通過充放電進行狀態的存儲，實現數據存儲，此時從鎖存器中的第三FinFET管和第四 FinFET管斷開，處于高阻抗狀態，第三FinFET管和第四FinFET管的斷開切斷了輸出與輸入 的聯系，從鎖存器的工作狀態也由時鐘控制觸發器的時鐘信號輸入端輸入的時鐘信號控 制，當該時鐘信號為高電平（即1)時，第一 FinFET管和第二FinFET管斷開，主鎖存器處于高 阻抗狀態，此時從鎖